隨著科學(xué)技術(shù)的不斷發(fā)展，視頻圖像處理的應(yīng)用越來越廣泛，各種圖像處理算法日趨成熟，相關(guān)的硬件技術(shù)更是不斷推陳出新。現(xiàn)代大規(guī)模集成電路VLSI技術(shù)的迅猛發(fā)展為視頻圖像處理技術(shù)提供了硬件基礎(chǔ)。其中，現(xiàn)場可編程門陣列FPGA用于嵌入式視頻圖像處理有其獨(dú)特優(yōu)勢。FPGA高性能、高集成度、低功耗的特點(diǎn)不僅使其具備高速CPU的性能，而且其可編程性使得設(shè)計(jì)者可以方便的通過對邏輯結(jié)構(gòu)的修改和配置，完成對系統(tǒng)的升級。 本文根據(jù)FPGA的并行處理特點(diǎn)，以及其在實(shí)時(shí)圖像處理方面的優(yōu)勢，進(jìn)行了基于FPGA的全景圖像處理系統(tǒng)的設(shè)計(jì)。在設(shè)計(jì)過程中，廣泛查閱了相關(guān)資料，通過分析系統(tǒng)的功能，進(jìn)行具體器件的選型，最后確定紅色颶風(fēng)Ⅱ代開發(fā)板及其擴(kuò)展板作為本系統(tǒng)的硬件開發(fā)平臺。然后通過編寫相應(yīng)的驅(qū)動程序(I2C總線控制器、SDRAM控制器)，應(yīng)用程序(視頻數(shù)據(jù)接收與存儲邏輯模塊)，實(shí)現(xiàn)系統(tǒng)圖像采集、存儲的功能。本文的所有邏輯模塊均采用Verilog HDL語言進(jìn)行描述設(shè)計(jì)。 本文最后對系統(tǒng)進(jìn)行了調(diào)試。經(jīng)實(shí)驗(yàn)驗(yàn)證，系統(tǒng)達(dá)到了圖像實(shí)時(shí)采集、存儲的功能，能進(jìn)行正確可靠的工作。該系統(tǒng)為后續(xù)的圖像處理打下了堅(jiān)實(shí)的基礎(chǔ)，同時(shí)整個(gè)系統(tǒng)的邏輯模塊資源消耗只占FPGA(EP1C12)的百分之幾，剩余資源還可以來用作一些硬件算法。
標(biāo)簽： FPGA 全景圖像 處理系統(tǒng)
上傳時(shí)間： 2013-07-02
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《計(jì)算機(jī)組成原理》是計(jì)算機(jī)系的一門核心課程。但是它涉及的知識面非常廣，內(nèi)容包括中央處理器、指令系統(tǒng)、存儲系統(tǒng)、總線和輸入輸出系統(tǒng)等方面，學(xué)生在學(xué)習(xí)該課程時(shí)，普遍覺得內(nèi)容抽象難于理解。但借助于該計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)，學(xué)生通過實(shí)驗(yàn)環(huán)節(jié)，可以進(jìn)一步融會貫通學(xué)習(xí)內(nèi)容，掌握計(jì)算機(jī)各模塊的工作原理，相互關(guān)系的來龍去脈。 為了增強(qiáng)實(shí)驗(yàn)系統(tǒng)的功能，提高系統(tǒng)的靈活性，降低實(shí)驗(yàn)成本，我們采用FPGA芯片技術(shù)來徹底更新現(xiàn)有的計(jì)算器組成原理實(shí)驗(yàn)平臺。該技術(shù)可根據(jù)用戶要求為芯片加載由VHDL語言所編寫出的不同的硬件邏輯，F(xiàn)PGA芯片具有重復(fù)編程能力，使得系統(tǒng)內(nèi)硬件的功能可以像軟件一樣被編程，這種稱為“軟”硬件的全新系統(tǒng)設(shè)計(jì)概念，使實(shí)驗(yàn)系統(tǒng)具有極強(qiáng)的靈活性和適應(yīng)性。它不僅使該系統(tǒng)性能的改進(jìn)和擴(kuò)充變得十分簡易和方便，而且使學(xué)生自己設(shè)計(jì)不同的實(shí)驗(yàn)變?yōu)榭赡堋Ｓ?jì)算機(jī)組成原理實(shí)驗(yàn)的最終目的是讓學(xué)生能夠設(shè)計(jì)CPU，但首先，學(xué)生必須知道CPU的各個(gè)功能部件是如何工作，以及相互之間是如何配合構(gòu)成CPU的。因此，我們必須先設(shè)計(jì)出一個(gè)教學(xué)用的以FPGA芯片為核心的硬件平臺，然后在此基礎(chǔ)上開發(fā)出VHDL部件庫及主要邏輯功能，并設(shè)計(jì)出一套實(shí)驗(yàn)。 本文重點(diǎn)研究了基于FPGA芯片的VHDL硬件系統(tǒng)，由于VHDL的高標(biāo)準(zhǔn)化和硬件描述能力，現(xiàn)代CPU的主要功能如計(jì)算，存儲，I/O操作等均可由VHDL來實(shí)現(xiàn)。同時(shí)設(shè)計(jì)實(shí)驗(yàn)內(nèi)容，包括時(shí)序電路的組成及控制原理實(shí)驗(yàn)、八位運(yùn)算器的組成及復(fù)合運(yùn)算實(shí)驗(yàn)、存儲器實(shí)驗(yàn)、數(shù)據(jù)通路實(shí)驗(yàn)、浮點(diǎn)運(yùn)算器實(shí)驗(yàn)、多流水線處理器實(shí)驗(yàn)等，這些實(shí)驗(yàn)形成一個(gè)相互關(guān)聯(lián)的系統(tǒng)。每個(gè)實(shí)驗(yàn)先由教師講解原理及原理圖，學(xué)生根據(jù)教師提供的原理圖，自己用MAX+PLUSII完成電路輸入，學(xué)生實(shí)驗(yàn)實(shí)際上是編寫VHDL，不需要寫得很復(fù)雜，只要能調(diào)用接口，然后將程序燒入平臺，這樣既不會讓學(xué)生花太多的時(shí)間在畫電路圖上，又能讓學(xué)生更好的理解每個(gè)部件的工作原理和工作過程。 論文首先研究分析了FPGA硬件實(shí)驗(yàn)平臺，即實(shí)驗(yàn)系統(tǒng)的硬件組成。系統(tǒng)采用FPGA-XC4010EPC84，62256CPLD以及其他外圍芯片(例如74LS244，74LS275)組成。根據(jù)不同的實(shí)驗(yàn)要求，規(guī)劃不同實(shí)驗(yàn)控制邏輯。用戶可選擇不同的實(shí)驗(yàn)邏輯，通過把實(shí)驗(yàn)邏輯下載到FPGA芯片中構(gòu)成自己的實(shí)驗(yàn)平臺。 其次，論文詳細(xì)的闡述了VHDL模塊化設(shè)計(jì)，如何運(yùn)用VHDL技術(shù)來依次實(shí)現(xiàn)CPU的各個(gè)功能部件。VHDL語言作為一種國際標(biāo)準(zhǔn)化的硬件描述語言，自1987年獲得IEEE批準(zhǔn)以來，經(jīng)過了1993年和2001年兩次修改，至今已被眾多的國際知名電子設(shè)計(jì)自動化(EDA)工具研發(fā)商所采用，并隨同EDA設(shè)計(jì)工具一起廣泛地進(jìn)入了數(shù)字系統(tǒng)設(shè)計(jì)與研發(fā)領(lǐng)域，目前已成為電子業(yè)界普遍接受的一種硬件設(shè)計(jì)技術(shù)。再次，論文針對實(shí)驗(yàn)平臺中遇到的較為棘手的多流水線等問題，也進(jìn)行了深入的闡述和剖析。學(xué)生需要什么樣的實(shí)驗(yàn)條件，實(shí)驗(yàn)內(nèi)容及步驟才能了解當(dāng)今CPU所采用的核心技術(shù)，才能掌握CPU的設(shè)計(jì)，運(yùn)行原理。另外，本論文的背景是需要學(xué)生熟悉基本的VHDL知識或技能，因?yàn)閷?shí)驗(yàn)是在編寫VHDL代碼的前提下完成的。 本文在基于實(shí)驗(yàn)室的環(huán)境下，基本上較為完整的實(shí)現(xiàn)了一個(gè)基于FPGA的實(shí)驗(yàn)平臺方案。在此基礎(chǔ)上，進(jìn)行了部分功能的測試和部分性能方面的分析。本論文的研究，為FPGA在實(shí)際系統(tǒng)中的應(yīng)用提供研究思路和參考方案。論文的研究結(jié)果將對FPGA與VHDL標(biāo)準(zhǔn)的進(jìn)一步發(fā)展具有重要的理論和現(xiàn)實(shí)意義。
標(biāo)簽： 計(jì)算機(jī)組成 實(shí)驗(yàn)
上傳時(shí)間： 2013-04-24
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DS5250是Maxim安全微控制器系列中的一款高度安全、4時(shí)鐘每機(jī)器周期、100%兼容8051指令集的微控制器。DS5250設(shè)計(jì)用作加密引擎，應(yīng)用于密碼鍵盤、金融終端及其它數(shù)據(jù)安全性較高的應(yīng)用。該器
上傳時(shí)間： 2013-06-02
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隨著微電子技術(shù)和計(jì)算機(jī)技術(shù)的迅猛發(fā)展，尤其是現(xiàn)場可編程器件的出現(xiàn)，為滿足實(shí)時(shí)處理系統(tǒng)的要求，誕生了一種新穎靈活的技術(shù)——可重構(gòu)技術(shù)。它采用實(shí)時(shí)電路重構(gòu)技術(shù)，在運(yùn)行時(shí)根據(jù)需要，動態(tài)改變系統(tǒng)的電路結(jié)構(gòu)，從而使系統(tǒng)既有硬件優(yōu)化所能達(dá)到的高速度和高效率，又能像軟件那樣靈活可變，易于升級，從而形成可重構(gòu)系統(tǒng)。可重構(gòu)系統(tǒng)的關(guān)鍵在于電路結(jié)構(gòu)可以動態(tài)改變，這就需要有合適的可編程邏輯器件作為系統(tǒng)的核心部件來實(shí)現(xiàn)這一功能。 論文利用可重構(gòu)技術(shù)和“FD-ARM7TDMLCSOC”實(shí)驗(yàn)板的可編程資源實(shí)現(xiàn)了一個(gè)8位微程序控制的“實(shí)驗(yàn)CPU”，將“實(shí)驗(yàn)CPU”與實(shí)驗(yàn)板上的ARMCPU構(gòu)成雙內(nèi)核CPU系統(tǒng)，并對雙內(nèi)核CPU系統(tǒng)的工作方式和體系結(jié)構(gòu)進(jìn)行了初步研究。 首先，文章研究了8位微程序控制CPU的開發(fā)實(shí)現(xiàn)。通過設(shè)計(jì)實(shí)驗(yàn)CPU的系統(tǒng)邏輯圖，來確定該CPU的指令系統(tǒng)，并給出指令的執(zhí)行流程以及指令編碼。“實(shí)驗(yàn)CPU”采用的是微程序控制器的方式來進(jìn)行控制，因此進(jìn)行了微程序控制器的設(shè)計(jì)，即微指令編碼的設(shè)計(jì)和微程序編碼的設(shè)計(jì)。為利用可編程資源實(shí)現(xiàn)該“實(shí)驗(yàn)CPU”，需對“實(shí)驗(yàn)CPU”進(jìn)行VHDL描述。 其次，文章進(jìn)行了“實(shí)驗(yàn)CPU”綜合下載與開發(fā)。文章中使用“Synplicity733”作為綜合工具和“Fastchip3.0”作為開發(fā)工具。將“實(shí)驗(yàn)CPU”的VHDL描述進(jìn)行綜合以及下載，與實(shí)驗(yàn)箱上的ARMCPU構(gòu)成雙內(nèi)核CPU，實(shí)現(xiàn)了基于可重構(gòu)技術(shù)的雙內(nèi)核CPU的系統(tǒng)。根據(jù)實(shí)驗(yàn)板的具體環(huán)境，文章對雙內(nèi)核CPU系統(tǒng)存在的關(guān)鍵問題，如“實(shí)驗(yàn)CPU”的內(nèi)存讀寫問題、微程序控制器的實(shí)現(xiàn)，以及“實(shí)驗(yàn)CPU'’框架等進(jìn)行了改進(jìn)，并通過在開發(fā)工具中添加控制模塊和驅(qū)動程序來實(shí)現(xiàn)系統(tǒng)工作方式的控制。 最后，文章對雙核CPU系統(tǒng)進(jìn)行了功能分析。經(jīng)分析，該系統(tǒng)中兩個(gè)CPU內(nèi)核均可正常運(yùn)行指令、執(zhí)行任務(wù)。利用實(shí)驗(yàn)板上的ARMCPU監(jiān)視用“實(shí)驗(yàn)CPU”的工作情況，如模擬“實(shí)驗(yàn)CPU”的內(nèi)存，實(shí)現(xiàn)機(jī)器碼運(yùn)行，通過串行口發(fā)送的指令來完成單步運(yùn)行、連續(xù)運(yùn)行、停止、“實(shí)驗(yàn)CPU"指令文件傳送、“實(shí)驗(yàn)CPU"內(nèi)存修改、內(nèi)存察看等工作，所有結(jié)果可顯示在超級終端上。該系統(tǒng)通過利用ARMCPU來監(jiān)控可重構(gòu)CPU，研究雙核CPU之間的通信，嘗試新的體系結(jié)構(gòu)。
上傳時(shí)間： 2013-04-24
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數(shù)字射頻存儲器(Digital Radio FreqlJencyr：Memory DRFM)具有對射頻信號和微波信號的存儲、處理及傳輸能力，已成為現(xiàn)代雷達(dá)系統(tǒng)的重要部件。現(xiàn)代雷達(dá)普遍采用了諸如脈沖壓縮、相位編碼等更為復(fù)雜的信號處理技術(shù)，DRFM由于具有處理這些相干波形的能力，被越來越廣泛地應(yīng)用于電子對抗領(lǐng)域作為射頻頻率源。目前，國內(nèi)外對DRFM技術(shù)的研究還處于起步階段，DRFM部件在采樣率、采樣精度及存儲容量等方面，還不能滿足現(xiàn)代雷達(dá)信號處理的要求。 本文介紹了DRFM的量化類型、基本組成及其工作原理，在現(xiàn)有的研究基礎(chǔ)上提出了一種便于工程實(shí)現(xiàn)的設(shè)計(jì)方法，給出了基于現(xiàn)場可編程門陣列(Field Programmable Gate Array FPGA)實(shí)現(xiàn)的幅度量化DRFM設(shè)計(jì)方案。本方案的采樣率為1 GHz、采樣精度12位，具體實(shí)現(xiàn)是采用4個(gè)采樣率為250 MHz的ADC并行交替等效時(shí)間采樣以達(dá)到1 GHz的采樣率。單通道內(nèi)采用數(shù)字正交采樣技術(shù)進(jìn)行相干檢波，用于保存信號復(fù)包絡(luò)的所有信息。利用FPGA器件實(shí)現(xiàn)DRFM的控制器和多路采樣數(shù)據(jù)緩沖器，采用硬件描述語言(Very High Speed}lardware Description Language VHDL)實(shí)現(xiàn)了DRFM電路的FPGA設(shè)計(jì)和功能仿真、時(shí)序分析。方案中采用了大量的低壓差分信號(Low Voltage Differential Signaling LVDS)邏輯的芯片，從而大大降低了系統(tǒng)的功耗，提高了系統(tǒng)工作的可靠性。本文最后對采用的數(shù)字信號處理算法進(jìn)行了仿真，仿真結(jié)果證明了設(shè)計(jì)方案的可行性。 本文提出的基于FPGA的多通道DRFM系統(tǒng)與基于專用FIFO存儲器的DRFM相比，具有更高的性能指標(biāo)和優(yōu)越性。
上傳時(shí)間： 2013-06-01
上傳用戶：lanwei
溫度是生活中最基本的環(huán)境參數(shù)。溫度的監(jiān)測與控制，對于生物生存生長，工業(yè)生產(chǎn)發(fā)展都有著非同一般的意義。溫度傳感器的應(yīng)用涉及機(jī)械制造、工業(yè)過程控制、汽車電子產(chǎn)品、消費(fèi)電子產(chǎn)品和專用設(shè)備等各個(gè)領(lǐng)域。傳統(tǒng)的常用溫度傳感器有熱電偶、電阻溫度計(jì)RTD和NTC熱敏電阻等。但信號調(diào)理，模數(shù)轉(zhuǎn)換及恒溫器等功能全都會增加成本。現(xiàn)代集成溫度傳感器通常包含這些功能，并以其低廉的價(jià)格迅速地占據(jù)了市場。Dallas Semiconductor公司推出的數(shù)字式溫度傳感器DS1820采用數(shù)字化一線總線技術(shù)具有許多優(yōu)異特性。其一，它將控制線、地址線、數(shù)據(jù)線合為一根導(dǎo)線，允許在同一根導(dǎo)線上掛接多個(gè)控制對象，形成多點(diǎn)一線總線測控系統(tǒng)。布線施工方便，成本低廉。其二，線路上傳送的是數(shù)字信號，所受干擾和損耗小，性能好。本課題旨在分析和設(shè)計(jì)基于數(shù)字化一線總線技術(shù)的溫度測控系統(tǒng)。本系統(tǒng)采用FPGA實(shí)現(xiàn)一個(gè)溫度采集控制器，用于傳感器和上位機(jī)的連接，并采用Microsoft公司的Visual C++作為開發(fā)平臺，運(yùn)用MSComm控件進(jìn)行串口通信，進(jìn)行命令的發(fā)送和接收。
上傳時(shí)間： 2013-07-29
上傳用戶：BOBOniu
SL811HS是一個(gè)嵌入式的主/從設(shè)備控制器，可以全速或低速與USB設(shè)備通信。SL811HS可以接微處理器，微控制器，DSP，或者直接接到多種總線上如：ISA,PCMCIA和其它。SL811HS
上傳時(shí)間： 2013-04-24
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本文利用Verilog HDL語言在FPGA上實(shí)現(xiàn)IC總線的規(guī)范，又簡要介紹了Quartus Ⅱ設(shè)計(jì)環(huán)境和設(shè)計(jì)方法，以及FPGA的設(shè)計(jì)流程。在此基礎(chǔ)上，重點(diǎn)介紹了I
上傳時(shí)間： 2013-04-24
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基于微處理器的數(shù)字PID控制器改變了傳統(tǒng)模擬PID控制器參數(shù)整定不靈活的問題。但是常規(guī)微處理器容易在環(huán)境惡劣的情況下出現(xiàn)程序跑飛的問題，如果實(shí)現(xiàn)PID軟算法的微處理器因?yàn)閺?qiáng)干擾或其他原因而出現(xiàn)故障，會引起輸出值的大幅度變化或停止響應(yīng)。而FPGA的應(yīng)用可以從本質(zhì)上解決這個(gè)問題。因此，利用FPGA開發(fā)技術(shù)，實(shí)現(xiàn)智能控制器算法的芯片化，使之能夠廣泛的用于各種場合，具有很大的應(yīng)用意義。 首先分析FPGA的內(nèi)部結(jié)構(gòu)特點(diǎn)，總結(jié)FPGA設(shè)計(jì)技術(shù)及開發(fā)流程，指出實(shí)現(xiàn)結(jié)構(gòu)優(yōu)化設(shè)計(jì)，降低設(shè)計(jì)難度，是擴(kuò)展設(shè)計(jì)功能、提高芯片性能和產(chǎn)品性價(jià)比的關(guān)鍵。控制系統(tǒng)由四個(gè)模塊組成，主要包括核心控制器模塊、輸入輸出模塊以及人機(jī)接口。其中控制器部分為系統(tǒng)的關(guān)鍵部件。在分析FPGA設(shè)計(jì)結(jié)構(gòu)類型和特點(diǎn)的基礎(chǔ)上，提出一種基于FPGA改進(jìn)型并行結(jié)構(gòu)的PID溫度控制器設(shè)計(jì)方法。在PID算法與FPGA的運(yùn)算器邏輯映像過程中，采用將補(bǔ)碼的加法器代替減法器設(shè)計(jì)，增加整數(shù)運(yùn)算結(jié)果的位擴(kuò)展處理，進(jìn)行不同數(shù)據(jù)類型的整數(shù)歸一化等不同角度的處理方法融合為一體，可以有效地減少邏輯運(yùn)算部件。應(yīng)用Ouartus Ⅱ圖形輸入與Verilog HDL語言相結(jié)合設(shè)計(jì)實(shí)現(xiàn)了PID控制器，用Modelsim仿真驗(yàn)證了設(shè)計(jì)結(jié)果的正確性，用Synplify Pro進(jìn)行電路綜合，在Quaitus Ⅱ軟件中實(shí)現(xiàn)布局布線，最后生成FPGA的編程文件。根據(jù)控制系統(tǒng)的要求，論文設(shè)計(jì)完成了12位模數(shù)AD轉(zhuǎn)換器、數(shù)據(jù)顯示器、按鍵等相關(guān)外圍接口電路。 將一階、純滯后、大慣性電阻爐溫作為控制對象，以EP1C3T144 FPGA為核心，構(gòu)建PID控制系統(tǒng)。在采用Pt100溫度傳感器、分辨率為2℃、最大溫度控制范圍0～400℃的條件下，實(shí)驗(yàn)結(jié)果表明，達(dá)到無超調(diào)的穩(wěn)定控制要求，為降低FPGA實(shí)現(xiàn)PID控制器的設(shè)計(jì)難度提供了有效的方法。
上傳時(shí)間： 2013-05-24
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在國家重大科學(xué)工程HIRFL-CSR的CSR控制系統(tǒng)中，需要高速數(shù)據(jù)獲取和處理系統(tǒng)。該系統(tǒng)通常采用存儲器作為數(shù)據(jù)緩沖存儲。同步動態(tài)隨機(jī)存儲器SDRAM憑借其集成度高、功耗低、可靠性高、處理能力強(qiáng)等優(yōu)勢成為最佳選擇。但是SDRAM卻具有復(fù)雜的時(shí)序，為了降低成本，所以采用目前很為流行的EDA技術(shù)，選擇可編程邏輯器件中廣泛使用的現(xiàn)場可編程門陣列FPGA，使用硬件描述語言VHDL，遵循先進(jìn)的自頂向下的設(shè)計(jì)思想實(shí)現(xiàn)對SDRAM控制器的設(shè)計(jì)。 論文引言部分簡單介紹了CSR控制系統(tǒng)，指出論文的課題來源與實(shí)際意義。第二章首先介紹了存儲器的概況與性能指標(biāo)，其次較為詳細(xì)介紹了動態(tài)存儲器DRAM的基本時(shí)序，最后對同步動態(tài)隨機(jī)存儲器SDRAM進(jìn)行詳盡論述，包括性能、特點(diǎn)、結(jié)構(gòu)以及最為重要的一些操作和時(shí)序。第三、四章分別論述本課題的SDRAM控制器硬件與軟件設(shè)計(jì)，重點(diǎn)介紹了具體芯片與FPGA設(shè)計(jì)技術(shù)。第五章為該SDRAM控制器在CsR控制系統(tǒng)中的一個(gè)經(jīng)典應(yīng)用，即同步事例處理器。最后對FPGA技術(shù)進(jìn)行總結(jié)與展望。 本論文完整論述了控制器的設(shè)計(jì)原理和具體實(shí)現(xiàn)。從測試的結(jié)果來看，本控制器無論從結(jié)構(gòu)上，還是軟硬件上設(shè)計(jì)均滿足了工程實(shí)際要求。
標(biāo)簽： SDRAM FPGA 制器設(shè)計(jì)
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