FPGA與ARM EPI通信，控制16路步進電機和12路DC馬達 VHDL編寫的，，，，，
上傳時間： 2013-10-31
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文中提出了一種基于FPGA的八通道超聲探傷系統設計方案。該系統利用低功耗可變增益運放和八通道ADC構成高集成度的前端放大和數據采集模塊；采用FPGA和ARM作為數字信號處理的核心和人機交互的通道。為了滿足探傷系統實時、高速的要求，我們采用了硬件報警，缺陷回波峰值包絡存儲等關鍵技術。此外，該系統在小型化和數字化方面有顯著提高，為便攜式多通道超聲檢測系統設計奠定基礎
上傳時間： 2013-10-13
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為了能實時監控無人機的狀態和提高無人機的安全可靠性，本設計利用FPGA高速率、豐富的片上資源和靈活的設計接口，設計了一套無人機多路監控系統。該監控系統具備了將處于無人機不同位置的攝像機所采集的視頻信息，傳送給地面站控制設備，并在同一臺顯示器上實現同步顯示的功能。仿真結果表明，該系統可以很好的保證監控視頻的實時性、和高清度，確保無人機完成偵查任務。
上傳時間： 2013-10-24
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伺服舵機作為基本的輸出執行機構廣泛應用于 遙控航模以及人形機器人的控制中。舵機是一種位 置伺服的驅動器，其控制信號是PWM信號.，利 用占空比的變化改變舵機的位置，也可使用FPGA、 模擬電路、單片機來產生舵機的控制信號舊。應 用模擬電路產生PWM信號，應用的元器件較多， 會增加電路的復雜程度；若用單片機產生PWM信 號，當信號路數較少時單片機能滿足要求，但當 PWM信號多于4路時，由于單片機指令是順序執 行的，會產生較大的延遲，從而使PWM信號波形 不穩，導致舵機發生顫振。
上傳時間： 2013-11-20
上傳用戶：cjh1129
摘 要：研究一種基于FPGA的多路視頻合成系統。系統接收16路ITU656格式的視頻數據，按照畫面分割的要求對視頻數據流進行有效抽取和幀合成處理，經過視頻編碼芯片轉換成模擬信號輸出到顯示器，以全屏或多窗口模式顯示多路視頻畫面。系統利用FPGA的高速并行處理能力的優勢，應用靈活的的多路視頻信號的合成技術和數字圖像處理算法，實現實時處理多路視頻數據。
上傳時間： 2013-11-21
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運用PROTEL DXP 2004設計的項目“單管放大”視頻教學，完整展現了從原理圖到PCB的過程
上傳時間： 2013-11-04
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七天玩轉Altera：學習FPGA必經之路包括基礎篇、時序篇和驗證篇三個部分。
上傳時間： 2013-11-13
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為有效控制固態功率調制設備,提高系統的可調性和穩定性,介紹了一種基于現場可編程門陣列( FPGA)和微控制器(MCU) 的多路高壓IGBT 驅動觸發器的設計方法和實現電路。該觸發器可選擇內或外觸發信號,可遙控或本控,能產生多路頻率、寬度和延時獨立可調的脈沖信號,信號的輸入輸出和傳輸都使用光纖。將該觸發器用于高壓IGBT(3300 V/ 800 A) 感應疊加脈沖發生器中進行實驗測試,給出了實驗波形。結果表明,該多路高壓IGBT驅動觸發器輸出脈沖信號達到了較高的調整精度,頻寬’脈寬及延時可分別以步進1 Hz、0. 1μs、0. 1μs 進行調整,滿足了脈沖發生器的要求,提高了脈沖功率調制系統的性能。
上傳時間： 2013-10-17
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今天，電視機與視訊轉換盒應用中的大多數調諧器采用的都是傳統單變換MOPLL概念。這種調諧器既能處理模擬電視訊號也能處理數字電視訊號，或是同時處理這兩種電視訊號(即所謂的混合調諧器)。在設計這種調諧器時需考慮的關鍵因素包括低成本、低功耗、小尺寸以及對外部組件的選擇。本文將介紹如何用英飛凌的MOPLL調諧芯片TUA6039-2或其影像版TUA6037實現超低成本調諧器參考設計。這種單芯片ULC調諧器整合了射頻和中頻電路，可工作在5V或3.3V，功耗可降低34%。設計采用一塊單層PCB，進一步降低了系統成本，同時能處理DVB-T/PAL/SECAM、ISDB-T/NTSC和ATSC/NTSC等混合訊號，可支持幾乎全球所有地區標準。圖1為采用TUA6039-2/TUA6037設計單變換調諧器架構圖。該調諧器實際上不僅是一個射頻調諧器，也是一個half NIM，因為它包括了中頻模塊。射頻輸入訊號透過一個簡單的高通濾波器加上中頻與民間頻段(CB)陷波器的組合電路進行分離。該設計沒有采用PIN二極管進行頻段切換，而是采用一個非常簡單的三工電路進行頻段切換。天線阻抗透過高感抗耦合電路變換至已調諧的輸入電路。然后透過英飛凌的高增益半偏置MOSFET BF5030W對預選訊號進行放大。BG5120K雙MOSFET可以用于兩個VHF頻段。在接下來的調諧后帶通濾波器電路中，則進行信道選擇和鄰道與影像頻率等多余訊號的抑制。前級追蹤陷波器和帶通濾波器的容性影像頻率補償電路就是專門用來抑制影像頻率。
上傳時間： 2013-11-21
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高速串并轉換器的設計是FPGA 設計的一個重要方面,傳統設計方法由于采用FPGA 的內部邏輯資源來實現,從而限制了串并轉換的速度。該研究以網絡交換調度系統的FGPA 驗證平臺中多路高速串并轉換器的設計為例,詳細闡述了1 :8DDR 模式下高速串并轉換器的設計方法和16 路1 :8 串并轉換器的實現。結果表明,采用Xilinx Virtex24 的ISERDES 設計的多路串并轉換器可以實現800 Mbit/ s 輸入信號的串并轉換,并且減少了設計復雜度,縮短了開發周期,能滿足設計要求。關鍵詞:串并轉換;現場可編程邏輯陣列;Xilinx ; ISERDES
上傳時間： 2013-11-17
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