Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現設計算法的模型。 RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。 一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執行或并行執行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環程序結構。 · 提供了可帶參數且非零延續時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2013-11-23
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電子元器件 任何一個電子電路，都是由電子元器件組合而成。了解常用元器件的性能、型號規格、組成分類及識別方法，用簡單測試的方法判斷元器件的好壞，是選擇、使用電子元器件的基礎，是組裝、調試電子電路必須具備的技術技能。下面我們首先分別介紹電阻器、電容器、電感器、繼電器、晶體管、光電器件、集成電路等元器件的基本知識1 .電阻器電阻器在電路中起限流、分流、降壓、分壓、負載、匹配等作用。1.1電阻器的分類電阻器按其結構可分為三類，即固定電阻器、可變電阻器(電位器)和敏感電阻器。按組成材料的不同，又可分為炭膜電阻器、金屬膜電阻器、線繞電阻器、熱敏電阻器、壓敏電阻器等。常用電阻器的外形圖如圖1.1 1.2 電阻器的參數及標注方法電阻器的參數很多，通常考慮的有標稱阻值、額定功率和允許偏差等。（１）、標稱阻值和允許誤差 電阻器的標稱阻值是指電阻器上標出的名義阻值。而實際阻值與標稱阻值之間允許的最大偏差范圍叫做阻值允許偏差，一般用標稱阻值與實際阻值之差除以標稱阻值所得的百分數表示，又稱阻值誤差。普通電阻器阻值誤差分三個等級：允許誤差小于±5﹪的稱Ⅰ級，允許誤差小于±１０﹪的稱Ⅱ級，允許誤差小于±２０﹪的稱Ⅲ級。表示電阻器的阻值和誤差的方法有兩種：一是直標法，二是色標法。直標法是將電阻的阻值直接用數字標注在電阻上；色標法是用不同顏色的色環來表示電阻器的阻值和誤差，其規定如表1.1（a）和（b）。 用色標法表示電阻時，根據阻值的精密情況又分為兩種：一是普通型電阻，電阻體上有四條色環，前兩條表示數字，第三條表示倍乘，第四條表示誤差。二是精密型電阻，電阻體上有五條色環，前三條表示數字，第四條表示倍乘，第五條表示誤差。通用電阻器的標稱阻值系列如表1.2所示，任何電阻器的標稱阻值都應為表1.2所列數值乘以10nΩ，其中n為整數。（2）、電阻器的額定功率 電阻器的額定功率指電阻器在直流或交流電路中，長期連續工作所允許消耗的最大功率。常用的額定功率有1/8W、1/4W、1/2W、1W、2W、5W、10W、25W等。電阻器的額定功率有兩種表示方法，一是2W以上的電阻，直接用阿拉伯數字標注在電阻體上，二是2W以下的炭膜或金屬膜電阻，可以根據其幾何尺寸判斷其額定功率的大小如表1.3。3 電阻器的簡單測試 電阻器的好壞可以用儀表測試，電阻器阻值的大小也可以用有關儀器、儀表測出,測試電阻值通常有兩種方法，一是直接測試法，另一種是間接測試法。（1）．直接測試法就是直接用歐姆表、電橋等儀器儀表測出電阻器阻值的方法。通常測試小于1Ω的小電阻時可用單臂電橋，測試1Ω到1MΩ電阻時可用電橋或歐姆表（或萬用表），而測試1MΩ以上大電阻時應使用兆歐表。
上傳時間： 2013-10-26
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現設計算法的模型。 RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。 一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執行或并行執行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環程序結構。 · 提供了可帶參數且非零延續時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2014-12-04
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本書主要介紹了嵌入式開發的基本概念、ToMu6)n開發環境的使用和vxwort5操作 系統程序設計核心技術等內容。作者為國內vxw皿比首批用戶，多年來一直從事嵌入式實 時系統的開發與設計，本書根據有關文獻，結合作者工程開發經驗編寫而成，有很強的實 用和參考價值。 本書適合嵌入式系統開發人員閱讀，也可供其他愛好者參考。
上傳時間： 2013-12-19
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分區式存儲管理源代碼 一、可變分區存儲管理的基本策略 1)不預先劃分幾個固定分區，分區的建立是在作業的處理過程中進行的，各分區的大小由作業的空間需求量決定。 2)采用指針方式將各個空閑分區鏈接而成的鏈表，用以記錄主存分配現狀。 3)分配與回收算法按空閑分區鏈接方式的不同分類，有最佳、最壞、首次和下次適應四種算法。 二、程序模擬的設計 1、基本思想 采用事件驅動模型。事件有： 1)申請主存事件，表示一個作業創建時提出的主存資源要求； 2)釋放主存事件，表示一個作業結束時其占用主存被回收。 2、數據結構設計 ...... typedef struct Event_DataType{事件數據類型的定義intEventType事件的類型 申請ASK或釋放RELEASE int OccurTime 事件發生的時間 char JobName 申請主存或被回收主存的作業名 int JobId 進入系統的作業在作業表中相應表項的編號 int SizeOfMemoryForAsk 作業申請占用主存的尺寸 int OccupyTimeOfMemoryForAsk 作業申請占用主存的時間長度 int WaitFlag 該事件是否等待過TRUE或FALSE
上傳時間： 2014-12-20
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申請一個10M的文件空間虛擬成一個磁盤，按照1K大小劃分扇區，依序編號，實現單卷單級目錄的文件系統。 根據文件分配方案設計相應的FCB結構，空閑空間管理結構，磁盤卷總信息結構，目錄區信息結構等，存放在虛擬磁盤的相應區域 編寫管理程序，實現對虛擬磁盤的全權控制，猶如針對真實磁盤使用模式類似DOS或者Linux的終端方式 本文簡單介紹了磁盤文件格式FAT及其他相關背景和算法,并采用FAT方案實現單卷、單級目錄的虛擬文件系統。描述了整個程序的基本思路模塊劃分、流程圖及代碼的實現。
上傳時間： 2014-09-11
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最小平方近似法 (least-squares approximation) 是用來求出一組離散 (discrete) 數據點的近似函數 (approximating function)，作實驗所得的數據亦常使用最小平方近似法來達成曲線密合 (curve fitting)。以下所介紹的最小平方近似法是使用多項式作為近似函數，除了多項式之外，指數、對數方程式亦可作為近似函數。關於最小平方近似法的計算原理，請參閱市面上的數值分析書籍
標簽： least-squares approximation approximating discrete
上傳時間： 2015-06-21
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共搜集了13個有關51單片機的一些基本程序，代碼有匯編寫成，內容包括計數器、溫度檢測等等。
上傳時間： 2015-07-15
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本文根據發表在CUJ Expert Forum上的兩篇文章編譯而成。C/C++ User s Journal是目前最出色的C/C++語言專業雜志，特別是在C++ Report閉刊之后，CUJ的地位更加突出。CUJ Expert Forum是CUJ主辦的網上技術專欄，匯集2000年10月以來C++社群中頂尖專家的技術短文，并免費公開發布，精彩紛呈，是每一個C/C++學習者不可錯過的資料。由Jim Hyslop和Herb Sutter主持的Conversation系列，是CUJ Expert Forum每期必備的精品專欄，以風趣幽默的對話形式講解C++高級技術，在C++社群內得到廣泛贊譽。譯者特別挑選兩篇設計模式方面的文章，介紹給大家。設計模式方面的經典著作是GoF的Design Patterns。但是那本書有一個缺點，不好懂。從風格上講，該書與其說是為學習者而寫作的教程范本，還不如說是給學術界人士看的學術報告，嚴謹有余，生動不足。這一點包括該書作者和象Bjarne Stroustrup這樣的大師都從不諱言。實際上Design Pattern并非一定是晦澀難懂的，通過生動的例子，一個中等水平的C++學習者完全可以掌握基本用法，在自己的編程實踐中使用，得到立竿見影的功效。這兩篇文章就是很好的例證。本文翻譯在保證技術完整性的前提下作了不少刪節和修改，以便使文章顯得更緊湊。
上傳時間： 2015-08-11
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高精度乘法基本思想和加法一樣。其基本流程如下： ①讀入被乘數s1，乘數s2 ②把s1、s2分成4位一段，轉成數值存在數組a,b中；記下a,b的長度k1,k2； ③i賦為b中的最低位； ④從b中取出第i位與a相乘，累加到另一數組c中；（注意：累加時錯開的位數應是多少位 ？） ⑤i:=i-1；檢測i值：小于k2則轉⑥,否則轉④ ⑥打印結果
上傳時間： 2015-08-16
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