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<small id="ggwy8"></small> 基本的編輯工具(GENERAL EDITING FACILITIES) 對象放置(Object Placement) ISIS支持多種類型的對象，每一類型對象的具體作用和功能將在下一章給出。雖然類型不同，但放置對象的基本步驟都是一樣的。 放置對象的步驟如下(To place an object:) 1.根據對象的類別在工具箱選擇相應模式的圖標(mode icon)。 2. Select the sub-mode icon for the specific type of object. 2、根據對象的具體類型選擇子模式圖標(sub-mode icon)。 3、如果對象類型是元件、端點、管腳、圖形、符號或標記，從選擇器里(selector)選擇你想要的對象的名字。對于元件、端點、管腳和符號，可能首先需要從庫中調出。 4、如果對象是有方向的，將會在預覽窗口顯示出來，你可以通過點擊旋轉和鏡象圖標來調整對象的朝向。 5、最后，指向編輯窗口并點擊鼠標左鍵放置對象。對于不同的對象，確切的步驟可能略有不同，但你會發現和其它的圖形編輯軟件是類似的，而且很直觀。 選中對象(Tagging an Object) 用鼠標指向對象并點擊右鍵可以選中該對象。該操作選中對象并使其高亮顯示，然后可以進行編輯。
上傳時間： 2013-10-29
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adence_SPB_15.51基本知識
標簽： Cadence_SPB 15.51 基本知識
上傳時間： 2014-01-04
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01_靜態時序分析基本原理和時序分析模型
上傳時間： 2013-10-17
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rotel_99se布線的基本流程
上傳時間： 2013-10-18
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cadence16.5基本規則設置。
上傳時間： 2013-11-18
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ORCAD基本問題的集成束
上傳時間： 2013-11-15
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Verilog基本電路設計指導書
上傳時間： 2013-11-21
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現設計算法的模型。 RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。 一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執行或并行執行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環程序結構。 · 提供了可帶參數且非零延續時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2014-12-04
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第6章 FPGA設計中的基本問題
標簽： FPGA
上傳時間： 2014-12-04
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介紹了PCB布局布線的基本規則及注意事項，值得一看
上傳時間： 2013-12-22
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