為解決移相全橋電路驅(qū)動(dòng)及相角控制問(wèn)題,設(shè)計(jì)了一種數(shù)字控制的移相全橋驅(qū)動(dòng)電路.以TPL521為光耦隔離、IR2110為柵極驅(qū)動(dòng)芯片.由DSP產(chǎn)生PWM信號(hào),經(jīng)過(guò)光耦隔離和邏輯電路后送至IR2110進(jìn)行相角控制.文章對(duì)IR2110驅(qū)動(dòng)電路原理進(jìn)行分析及參數(shù)進(jìn)行設(shè)計(jì),對(duì)TMS320F28335進(jìn)行設(shè)置并給出部分代碼.實(shí)驗(yàn)結(jié)果表明：通過(guò)TMS320F28335可產(chǎn)生的不同相角的PWM波形,滿足了移相全橋?qū)Σ煌嘟强刂频囊?In order to solve the problem of phase-shifted full-bridge circuit driving and phase angle control,a digitally controlled phaseshifted full-bridge driving circuit was designed. TPL521 optocoupler isolation,IR2110 gate driver chip. PWM signals are generated by the DSP and sent to the IR2110 for phase angle control after optocoupler isolation and logic circuits. This text carries on the analysis to the principle of IR2110 drive circuit and parameter design,set up and give out some code to TMS320F28335. The experimental results show that the PWM waveforms with different phase angles generated by TMS320F28335 can meet the requirements of phase-shifted full-bridge control for different phase angles.
上傳時(shí)間： 2022-05-03
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有源電力濾波器是一種新型諧波，無(wú)功補(bǔ)償裝置。和傳統(tǒng)無(wú)源的補(bǔ)償裝置相比，有源電力濾波器具有很大的優(yōu)勢(shì)，可以對(duì)諧波，無(wú)功以及負(fù)序電流實(shí)現(xiàn)實(shí)時(shí)、準(zhǔn)確的補(bǔ)償。因此，有源電力濾波器得到了廣泛的研究，并開(kāi)始進(jìn)入工業(yè)應(yīng)用階段。隨著數(shù)字信號(hào)處理技術(shù)的高速發(fā)展，以全數(shù)字化控制技術(shù)實(shí)現(xiàn)的有源電力濾波器必將成為電力電子技術(shù)中新的研究熱點(diǎn)。 本論文闡述了諧波抑制的背景和目的以及國(guó)內(nèi)外諧波抑制技術(shù)的發(fā)展現(xiàn)狀，深入分析、比較了目前常用的有源濾波器的結(jié)構(gòu)和工作原理，本論文探討了單相系統(tǒng)的諧波檢測(cè)算法的各種方案及其特點(diǎn)，選用負(fù)荷電流基波有功分量法對(duì)諧波電流進(jìn)行檢測(cè)。該方法結(jié)構(gòu)簡(jiǎn)單，不僅適用于單相系統(tǒng)而且適用于三相系統(tǒng)。本文對(duì)單相有源電力濾波器進(jìn)行了硬件和軟件設(shè)計(jì)，對(duì)各硬件部分實(shí)現(xiàn)的功能進(jìn)行了具體的介紹，并給出了實(shí)現(xiàn)原理圖。軟件設(shè)計(jì)部分給出了主要程序的設(shè)計(jì)流程圖。以上設(shè)計(jì)方案在MATLAB 仿真軟件包的SIMULINK 環(huán)境下進(jìn)行了仿真實(shí)現(xiàn)，仿真結(jié)果證實(shí)了本文設(shè)計(jì)的有源電力濾波器的正確性和諧波補(bǔ)償?shù)膶?shí)時(shí)性。 在理論分析和仿真研究的基礎(chǔ)上，設(shè)計(jì)了基于TMS320F2812 DSP 控制的單相并聯(lián)型電力有源濾波器，研制了實(shí)驗(yàn)樣機(jī)，對(duì)并聯(lián)型有源電力濾波器進(jìn)行了初實(shí)驗(yàn)結(jié)果表明，本論文采用的負(fù)載電流基波有功分量算法能夠?qū)崟r(shí)，準(zhǔn)確地提取出諧波和無(wú)功分量，同時(shí)也表明，這種基于TMS320F2812 DSP 的單相有源電力濾波器具有優(yōu)良的諧波補(bǔ)償特性。
上傳時(shí)間： 2013-06-19
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隨著科學(xué)技術(shù)的快速發(fā)展和數(shù)據(jù)采集系統(tǒng)的廣泛應(yīng)用，人們對(duì)數(shù)據(jù)采集系統(tǒng)的速度、精度、易操作性以及實(shí)時(shí)性的要求也在不斷地提高。通用串行總線USB作為一種新型的微機(jī)總線接口規(guī)范，以其使用方便、易于擴(kuò)展、速度快等優(yōu)點(diǎn)而被廣泛地應(yīng)用于數(shù)據(jù)采集系統(tǒng)中。現(xiàn)場(chǎng)可編程門陣列最大的特點(diǎn)是結(jié)構(gòu)靈活，開(kāi)發(fā)周期較短，適合于實(shí)時(shí)信號(hào)處理，已被廣泛應(yīng)用于通信、數(shù)據(jù)采集、圖像處理等諸多領(lǐng)域。 @@ 本文充分利用USB和FPGA的上述優(yōu)點(diǎn)，設(shè)計(jì)了一種基于USB2.0技術(shù)和FPGA技術(shù)相結(jié)合的高速數(shù)據(jù)采集系統(tǒng)。 @@ 首先，對(duì)數(shù)據(jù)采集基本理論及系統(tǒng)相關(guān)技術(shù)進(jìn)行了簡(jiǎn)單地介紹。 @@ 其次，對(duì)以ADC轉(zhuǎn)換器(TLC5510)、FPGA芯片(EP1C6Q240C8)為控制器和USB接口芯片(CY7C68013A-56，簡(jiǎn)稱FX2)為主的數(shù)據(jù)采集系統(tǒng)進(jìn)行了硬件設(shè)計(jì)和分析，并在此設(shè)計(jì)的基礎(chǔ)上給出相應(yīng)的原理圖、PCB。硬件設(shè)計(jì)主要包括FPGA與ADC和FX2之間的接口電路設(shè)計(jì)以及硬件邏輯設(shè)計(jì)。 @@ 再次，根據(jù)系統(tǒng)需求，對(duì)系統(tǒng)軟件部分進(jìn)行了設(shè)計(jì)，分三部分：一是為滿足FX2在USB上的最大傳輸速率而編寫的固件程序；二是在PC機(jī)中的WindowsXP系統(tǒng)下利用GPD編寫USB設(shè)備驅(qū)動(dòng)程序；三是充分了解FX2的主要功能特點(diǎn)，并編寫出應(yīng)用程序。 @@ 最后，對(duì)系統(tǒng)的軟硬件進(jìn)行了調(diào)試，給出了調(diào)試結(jié)果和分析，對(duì)出現(xiàn)的問(wèn)題給出了解決方案。結(jié)果表明，系統(tǒng)符合設(shè)計(jì)要求。 @@關(guān)鍵詞：USB2.0；FPGA；SOPC；數(shù)據(jù)采集；固件；
上傳時(shí)間： 2013-06-21
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矩陣運(yùn)算是描述許多工程問(wèn)題中不可缺少的數(shù)學(xué)關(guān)系，矩陣運(yùn)算具有執(zhí)行效率好、速度快、集成度高等優(yōu)點(diǎn)，并且隨著動(dòng)態(tài)可配置技術(shù)的發(fā)展，靈活性也有了很大的提高。因此，尋找矩陣運(yùn)算的高速實(shí)現(xiàn)方法是具有很大的現(xiàn)實(shí)意義，能夠?yàn)楦咚龠\(yùn)算應(yīng)用提供技術(shù)支持。 為了提高研究成果的實(shí)用性與商用性，本文主要針對(duì)某種體積小、運(yùn)算速度和性能要求很高的特殊場(chǎng)合設(shè)計(jì)并實(shí)現(xiàn)基于FPGA的矩陣運(yùn)算功能。通過(guò)系統(tǒng)地研究FPGA功能結(jié)構(gòu)、設(shè)計(jì)原理、DSP接口、IEEE-754標(biāo)準(zhǔn)，深入學(xué)習(xí)浮點(diǎn)數(shù)及矩陣的基礎(chǔ)運(yùn)算以及硬件編程語(yǔ)言等內(nèi)容，根據(jù)矩陣運(yùn)算的特點(diǎn)和原理，討論了硬件設(shè)計(jì)方面重點(diǎn)對(duì)具體核心器件結(jié)構(gòu)、特點(diǎn)以及有關(guān)FPGA的設(shè)計(jì)流程和控制器Verilog HDL硬件編程語(yǔ)言代碼方面內(nèi)容，確定了基于FPGA浮點(diǎn)運(yùn)算及矩陣運(yùn)算單元的Verilog HDL設(shè)計(jì)方法，在Quartus II平臺(tái)上對(duì)其仿真、記錄運(yùn)算結(jié)果，并對(duì)采集到的數(shù)據(jù)結(jié)果進(jìn)行了深入分析與總結(jié)。 本設(shè)計(jì)通過(guò)幾種矩陣算法利用FPGA和MATLAB分別進(jìn)行了實(shí)現(xiàn)測(cè)試，驗(yàn)證了設(shè)計(jì)結(jié)果的正確性，證明了本設(shè)計(jì)中矩陣運(yùn)算速率的實(shí)用性與高效性，提高了系統(tǒng)資源利用率和系統(tǒng)可靠性，為今后在工程、軍事、通訊等生產(chǎn)生活各個(gè)領(lǐng)域應(yīng)用打下良好基礎(chǔ)。
上傳時(shí)間： 2013-07-07
上傳用戶：xuanjie
現(xiàn)代社會(huì)信息量爆炸式增長(zhǎng)，由于網(wǎng)絡(luò)、多媒體等新技術(shù)的發(fā)展，用戶對(duì)帶寬和速度的需求快速增加。并行傳輸技術(shù)由于時(shí)鐘抖動(dòng)和偏移，以及PCB布線的困難，使得傳輸速率的進(jìn)一步提升面臨設(shè)計(jì)的極限；而高速串行通信技術(shù)憑借其帶寬大、抗干擾性強(qiáng)和接口簡(jiǎn)單等優(yōu)勢(shì)，正迅速取代傳統(tǒng)的并行技術(shù)，成為業(yè)界的主流。 本論文針對(duì)目前比較流行并且有很大發(fā)展?jié)摿Φ膬煞N高速串行接口電路——高速鏈路口和Rocket I/O進(jìn)行研究，并以Xilinx公司最新款的Virtex-5 FPGA為研究平臺(tái)進(jìn)行仿真設(shè)計(jì)。本論文的主要工作是以某低成本相控陣?yán)走_(dá)信號(hào)處理機(jī)為設(shè)計(jì)平臺(tái)，在其中的一塊信號(hào)處理板上，進(jìn)行了基于LVDS(Low VoltageDifferential Signal)技術(shù)的高速LinkPort(鏈路口)設(shè)計(jì)和基于CML(Current ModeLogic)技術(shù)的Rocket I/O高速串行接口設(shè)計(jì)。首先在FPGA的軟件中進(jìn)行程序設(shè)計(jì)和功能、時(shí)序的仿真，當(dāng)仿真驗(yàn)證通過(guò)之后，重點(diǎn)是在硬件平臺(tái)上進(jìn)行調(diào)試。硬件調(diào)試驗(yàn)證的方法是將DSP TS201的鏈路口功能與在FPGA中的模擬高速鏈路口相連接，進(jìn)行數(shù)據(jù)的互相傳送，接收和發(fā)送的數(shù)據(jù)相同，證明了高速鏈路口設(shè)計(jì)的正確性。并且在硬件調(diào)試時(shí)對(duì)Rocket IO GTP收發(fā)器進(jìn)行回環(huán)設(shè)計(jì)，經(jīng)過(guò)回環(huán)之后接收到的數(shù)據(jù)與發(fā)送的數(shù)據(jù)相同，證明了Rocket I/O高速串行接口設(shè)計(jì)的正確性。
上傳時(shí)間： 2013-04-24
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隨著我國(guó)加入WTO，我國(guó)逐漸成為世界縫制設(shè)備生產(chǎn)和銷售中心。在縫制設(shè)備行業(yè)占據(jù)極其重要地位的繡花機(jī)行業(yè)也因此而得到迅速發(fā)展，我國(guó)繡花機(jī)產(chǎn)量已占據(jù)全球繡花機(jī)產(chǎn)量的70％。但是，我國(guó)的繡花機(jī)行業(yè)在發(fā)展的過(guò)程中仍存在和面臨著很多問(wèn)題。一方面是產(chǎn)品結(jié)構(gòu)和產(chǎn)品質(zhì)量，我國(guó)的繡花機(jī)主要以中低檔為主，在噪聲、刺繡質(zhì)量、效率、產(chǎn)品壽命以及維護(hù)性等方面與國(guó)外先進(jìn)機(jī)型存在較大差距；另一方面是技術(shù)實(shí)力和創(chuàng)新能力，作為繡花機(jī)全部技術(shù)核心的控制器，國(guó)內(nèi)能開(kāi)發(fā)的公司屈指可數(shù)，缺乏有效的競(jìng)爭(zhēng)，且技術(shù)實(shí)力和創(chuàng)新能力無(wú)法與國(guó)際企業(yè)相抗衡。 針對(duì)上述情況，本文分析了繡花機(jī)的工作原理和當(dāng)前主流繡花機(jī)的控制方式及特點(diǎn)，在研究室已完成的中低速平繡型工業(yè)繡花機(jī)課題的基礎(chǔ)上，設(shè)計(jì)了一種基于硬實(shí)時(shí)嵌入式操作系統(tǒng)WinCE5.0，以32位RISC架構(gòu)ARM9處理器S3C2440A為主控芯片，以MAXII系列CPLDEPM1270為接口芯片的高速繡花機(jī)控制器。整個(gè)繡花機(jī)以高速，高質(zhì)量為目標(biāo)，以伺服電機(jī)作為主軸驅(qū)動(dòng)，步進(jìn)電機(jī)作為X/Y軸驅(qū)動(dòng)，帶USB接口和Ethernet接口，預(yù)留特種繡接口，帶高分辨率彩色觸摸屏，功能豐富，操作方便。 本文分7章，第一章闡述了課題背景，繡花機(jī)發(fā)展現(xiàn)狀和關(guān)鍵技術(shù)；第二章從原理出發(fā)完成了需求分析，硬件和操作系統(tǒng)選型和項(xiàng)目規(guī)劃；第三章完成了總體硬件系統(tǒng)設(shè)計(jì)并重點(diǎn)介紹了驅(qū)動(dòng)系統(tǒng)，CPLD單元，主控制板的設(shè)計(jì)和各種資源的分配；第四章在分析WinCE及其項(xiàng)目開(kāi)發(fā)流程和環(huán)境構(gòu)建的基礎(chǔ)上，完成了軟件的總體框架設(shè)計(jì)并介紹了相關(guān)設(shè)計(jì)要點(diǎn)。第五章主要是驅(qū)動(dòng)程序和運(yùn)動(dòng)控制模塊并以步進(jìn)電機(jī)驅(qū)動(dòng)的開(kāi)發(fā)為例介紹了流驅(qū)動(dòng)的開(kāi)發(fā)過(guò)程和相關(guān)的技術(shù)要點(diǎn)。第六章設(shè)計(jì)了一種自主的內(nèi)部花樣格式并完成了相應(yīng)的測(cè)試。最后一章是對(duì)本課題的總結(jié)和展望。 本文不僅從項(xiàng)目研究與開(kāi)發(fā)和軟件工程的高度詳細(xì)探討了基丁ARM和WinCE5.0的繡花機(jī)控制器的整個(gè)開(kāi)發(fā)過(guò)程，也具體的從硬件設(shè)計(jì)，資源配置，軟件編寫，驅(qū)動(dòng)開(kāi)發(fā)，運(yùn)動(dòng)控制和花樣處理等多個(gè)方面進(jìn)行了深入的分析和研究。本課題的工作對(duì)于高速高檔繡花機(jī)的開(kāi)發(fā)具有很好的參考價(jià)值和實(shí)踐意義，對(duì)于提升國(guó)內(nèi)繡花機(jī)行業(yè)在高端市場(chǎng)與國(guó)外企業(yè)的競(jìng)爭(zhēng)力，提升民族品牌價(jià)值，改變國(guó)內(nèi)繡花機(jī)控制器被少數(shù)公司所壟斷，增加良性有效競(jìng)爭(zhēng)有積極影響。
上傳時(shí)間： 2013-06-29
上傳用戶：qazwsxedc
提出了一種星載IEEE 1394智能終端的設(shè)計(jì)方案，介紹了基于MC8051軟核與Actel APA系列FPGA開(kāi)發(fā)IEEE 1394總線接口的設(shè)計(jì)過(guò)程與要點(diǎn)，實(shí)現(xiàn)了靈活、小型化、易于擴(kuò)展的1394總線接口。
上傳時(shí)間： 2014-12-27
上傳用戶：Aeray
基于DSP28035的高速永磁無(wú)刷直流電機(jī)驅(qū)動(dòng)系統(tǒng)，包括論文和軟硬設(shè)計(jì)資料。摘要參賽作品為基于DSP28035的高速永磁無(wú)刷直流電機(jī)驅(qū)動(dòng)系統(tǒng)。該系統(tǒng)以一臺(tái)額定轉(zhuǎn)速60 krpm的高速永磁無(wú)刷直流電機(jī)、交錯(cuò)并聯(lián)的Buck電路以及全橋電路為硬件平臺(tái)，以DSP28035為控制核心，實(shí)現(xiàn)了調(diào)壓調(diào)速功能和基于坐標(biāo)變換的無(wú)位置傳感器新技術(shù)。為實(shí)現(xiàn)該系統(tǒng)要求，本作品充分利用了DSP28035的資源例如：CLA模塊，模擬比較器、HPWM模塊以及AD轉(zhuǎn)換模塊等。AbstractThis work is the drive system for a high speed permanent magnet burshless dc motor based on DSP28035. The hardware platform consists of a BLDC motor(rated speed is 60000rpm), a Buck circuit and an inverter. Under the control of DSP28035, this system can achieve the goal of adjusting the motor’s speed with voltage and the function of sensorless control based on the coordinate transformation. By making full use of resources of the core, such as CLA, analog comparator, HPWM and AD converters, the whole system can meet the requirements.1 引言高速永磁無(wú)刷直流電機(jī)驅(qū)動(dòng)系統(tǒng)由于基波頻率較高（一般在1kHZ以上），利用逆變橋斬波進(jìn)行調(diào)速的控制方式通常會(huì)受到開(kāi)關(guān)管開(kāi)關(guān)頻率的限制，因此該系統(tǒng)多采用三相全橋前級(jí)加Buck電路進(jìn)承擔(dān)調(diào)壓調(diào)速的功能，而三相全橋主要承擔(dān)邏輯換相的功能。然而，傳統(tǒng)Buck電路所需電感的體積較大，增加了系統(tǒng)的體積，降低了系統(tǒng)的功率密度。
上傳時(shí)間： 2022-05-08
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隨著信息時(shí)代的到來(lái)，用戶對(duì)數(shù)據(jù)保護(hù)和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號(hào)經(jīng)信道傳輸后，到達(dá)接收端不可避免地會(huì)受到干擾而出現(xiàn)信號(hào)失真。因此需要采用差錯(cuò)控制技術(shù)來(lái)檢測(cè)和糾正由信道失真引起的信息傳輸錯(cuò)誤。RS（Reed—Solomon）碼是差錯(cuò)控制領(lǐng)域中一類重要的線性分組碼，由于它編解碼結(jié)構(gòu)相對(duì)固定，性能強(qiáng)，不但可以糾正隨機(jī)差錯(cuò)，而且對(duì)突發(fā)錯(cuò)誤的糾錯(cuò)能力也很強(qiáng)，被廣泛應(yīng)用在數(shù)字通信、數(shù)據(jù)存儲(chǔ)系統(tǒng)中，以滿足對(duì)數(shù)據(jù)傳輸通道可靠性的要求。因此設(shè)計(jì)一款高性能的RS編解碼器不但具有很大的應(yīng)用意義，而且具有相當(dāng)大的經(jīng)濟(jì)價(jià)值。 本文首先介紹了線形分組碼及其子碼循環(huán)碼、BCH碼的基礎(chǔ)理論知識(shí)，重點(diǎn)介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進(jìn)行，接著介紹了有限域的有關(guān)理論。基于RS碼傳統(tǒng)的單倍結(jié)構(gòu)，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語(yǔ)言實(shí)現(xiàn)。其中編碼器基于傳統(tǒng)的線性反饋移位寄存器除法電路并進(jìn)行八倍并行擴(kuò)展，譯碼器關(guān)鍵方程求解模塊基于修正的歐幾里德算法設(shè)計(jì)了一種便于硬件實(shí)現(xiàn)的脈動(dòng)關(guān)鍵方程求解結(jié)構(gòu)，其他模塊均采用九倍并行實(shí)現(xiàn)。由于進(jìn)行了超前運(yùn)算、流水線及并行處理，使編解碼的數(shù)據(jù)吞吐量大為提高，同時(shí)延時(shí)更小。 本論文設(shè)計(jì)了C++仿真平臺(tái)，并與HDL代碼結(jié)果進(jìn)行了對(duì)比驗(yàn)證。Verilog HDL代碼經(jīng)過(guò)modelsim仿真驗(yàn)證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進(jìn)行綜合驗(yàn)證以及靜態(tài)時(shí)序分析，綜合軟件為QUATURSⅡ V8．0。驗(yàn)證及測(cè)試表明，本設(shè)計(jì)在滿足編解碼基本功能的基礎(chǔ)上，能夠?qū)崿F(xiàn)數(shù)據(jù)的高吞吐量和低延時(shí)傳輸，達(dá)到性能指標(biāo)要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實(shí)現(xiàn)方面的研究成果，具有通用性、可移植性，有一定的理論及經(jīng)濟(jì)價(jià)值。
上傳時(shí)間： 2013-04-24
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高速大容量數(shù)據(jù)采集存儲(chǔ)技術(shù)在通信、航天、氣象、雷達(dá)等多個(gè)領(lǐng)域中擁有著廣泛應(yīng)用。各領(lǐng)域科技與信息技術(shù)不斷發(fā)展，對(duì)數(shù)據(jù)的采集和傳輸速率要求越來(lái)越高，對(duì)數(shù)據(jù)存儲(chǔ)的速度和容量要求也越來(lái)越高。高速數(shù)據(jù)存儲(chǔ)主要包括存儲(chǔ)介質(zhì)選取、存儲(chǔ)器控制、數(shù)據(jù)存儲(chǔ)和總線應(yīng)用等，如何實(shí)時(shí)、高速、連續(xù)大量地采集存儲(chǔ)數(shù)據(jù)是一個(gè)關(guān)鍵性問(wèn)題。 本文設(shè)計(jì)了一種基于FPGA控制的高速數(shù)據(jù)采集存儲(chǔ)系統(tǒng)。該系統(tǒng)選用符合ATA-6規(guī)范的IDE硬盤作為數(shù)據(jù)存儲(chǔ)介質(zhì)，采用RAID0配置的磁盤陣列形式，并配合板載的128MB內(nèi)存實(shí)現(xiàn)對(duì)數(shù)據(jù)的高速大容量穩(wěn)定存儲(chǔ)。 該磁盤陣列同時(shí)管理五個(gè)IDE硬盤，平均數(shù)據(jù)流達(dá)到250MB/s，峰值傳輸速率達(dá)到500MB/s，也可以擴(kuò)展更多硬盤構(gòu)成大容量的磁盤陣列。系統(tǒng)采用PCI-9054橋芯片與計(jì)算機(jī)連接，可同時(shí)存儲(chǔ)四路AD數(shù)據(jù)，可以通過(guò)人機(jī)交互界面實(shí)時(shí)監(jiān)控?cái)?shù)據(jù)采集情況，在計(jì)算機(jī)上實(shí)現(xiàn)整個(gè)磁盤陣列的實(shí)時(shí)控制。
標(biāo)簽： FPGA 高速數(shù)據(jù) 采集
上傳時(shí)間： 2013-06-14
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