利用Verilog_HDL實現(xiàn)基于FPGA的分頻方法
標(biāo)簽： Verilog_HDL FPGA 分頻
上傳時間： 2013-11-20
上傳用戶：atdawn
摘 要：研究一種基于FPGA的多路視頻合成系統(tǒng)。系統(tǒng)接收16路ITU656格式的視頻數(shù)據(jù)，按照畫面分割的要求對視頻數(shù)據(jù)流進(jìn)行有效抽取和幀合成處理，經(jīng)過視頻編碼芯片轉(zhuǎn)換成模擬信號輸出到顯示器，以全屏或多窗口模式顯示多路視頻畫面。系統(tǒng)利用FPGA的高速并行處理能力的優(yōu)勢，應(yīng)用靈活的的多路視頻信號的合成技術(shù)和數(shù)字圖像處理算法，實現(xiàn)實時處理多路視頻數(shù)據(jù)。
標(biāo)簽： FPGA 多路 視頻合成
上傳時間： 2013-11-21
上傳用戶：pei5
軟件無線電中 基于FPGA的 CIC抽取濾波器的 設(shè)計 主要目的用于給高速信號進(jìn)行減速處理
標(biāo)簽： fpga cic 濾波器
上傳時間： 2013-10-23
上傳用戶：3291976780
基于FPGA的四階IIR數(shù)字濾波器
標(biāo)簽： FPGA IIR 數(shù)字濾波器
上傳時間： 2013-10-28
上傳用戶：shfanqiwei
基于FPGA的數(shù)字濾波系統(tǒng)設(shè)計
標(biāo)簽： FPGA 數(shù)字濾波 系統(tǒng)設(shè)計
上傳時間： 2015-01-01
上傳用戶：fudong911
很有用的一篇基于FPGA的視頻圖像處理系統(tǒng)的論文
標(biāo)簽： FPGA 視頻圖像 處理系統(tǒng)
上傳用戶：ukuk
提出一種基于FPGA的實時視頻信號處理平臺的設(shè)計方法，該系統(tǒng)接收低幀率數(shù)字YCbCr 視頻信號，對接收的視頻信號進(jìn)行格式和彩色空間轉(zhuǎn)換、像素和，利用片外SDRAM存儲器作為幀緩存且通過時序控制器進(jìn)行幀率提高，最后通過VGA控制模塊對圖像信號進(jìn)行像素放大并在VGA顯示器上實時顯示。整個設(shè)計使用Verilog HDL語言實現(xiàn)，采用Altera公司的EP2S60F1020C3N芯片作為核心器件并對功能進(jìn)行了驗證。
標(biāo)簽： FPGA 實時視頻 信號處理平臺
上傳用戶：shizhanincc
為了實現(xiàn)對非相干雷達(dá)的接收相參處理，基于數(shù)字穩(wěn)定校正(DSU)的原理，采用ALTERA公司的StratixⅡ系列芯片和VHDL編程語言，設(shè)計了一種基于FPGA的DSU硬件實現(xiàn)方法。實驗結(jié)果表明基于FPGA的DSU方法可以提高程序的執(zhí)行效率和系統(tǒng)的實時性，可實現(xiàn)非相參雷達(dá)的相參化功能。
標(biāo)簽： FPGA 數(shù)字穩(wěn)定校正
上傳時間： 2013-11-23
上傳用戶：shengyj12345
基于FPGA的FFT算法實現(xiàn)
標(biāo)簽： FPGA FFT 算法
上傳時間： 2013-11-06
上傳用戶：LP06
基于FPGA的循環(huán)冗余校驗算法實現(xiàn)
標(biāo)簽： FPGA 循環(huán)冗余 校驗算法
上傳時間： 2013-10-09
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