verilog編寫(xiě)基于fpga的鑒相器模塊
標(biāo)簽： verilog fpga 編寫(xiě) 模塊
上傳時(shí)間： 2013-08-19
上傳用戶(hù)：18752787361
原版的外文書(shū)，基于FPGA的SDRAM設(shè)計(jì)，相信大家都會(huì)感興趣！
標(biāo)簽： SDRAM FPGA
上傳用戶(hù)：heart_2007
verilog編寫(xiě)基于fpga的DDS實(shí)現(xiàn)
標(biāo)簽： verilog fpga DDS 編寫(xiě)
上傳用戶(hù)：neu_liyan
verilog編寫(xiě)基于FPGA的示波器核心實(shí)現(xiàn)
標(biāo)簽： verilog FPGA 編寫(xiě) 示波器
上傳用戶(hù)：huql11633
基于FPGA的MMC卡實(shí)現(xiàn)，內(nèi)部包含了C++仿真調(diào)試代碼以及FPGA的實(shí)現(xiàn)代碼，建立工程后可以之間編譯調(diào)試
標(biāo)簽： FPGA MMC
上傳時(shí)間： 2013-08-20
上傳用戶(hù)：swz13842860183
基于FPGA的PCI接口源代碼及Testbenc
標(biāo)簽： Testbenc FPGA PCI 接口
上傳用戶(hù)：sun_pro12580
基于cpld的pwm控制設(shè)計(jì)\r\n采用vhdl.verilog語(yǔ)言設(shè)計(jì)\r\n對(duì)大家比較有用
標(biāo)簽： verilog cpld vhdl pwm
上傳用戶(hù)：sk5201314
基于FPGA的機(jī)器人視頻監(jiān)視系統(tǒng)，內(nèi)有各種詳盡的資料，絕對(duì)準(zhǔn)確可靠！
標(biāo)簽： FPGA 機(jī)器人 視頻監(jiān)視系統(tǒng)
上傳用戶(hù)：012345
基于CPLD的擾碼與解擾碼器的設(shè)計(jì)，擾碼用M序列實(shí)現(xiàn)，m序列級(jí)數(shù)和頻率可選
標(biāo)簽： CPLD 碼器
上傳時(shí)間： 2013-08-21
上傳用戶(hù)：jiahao131
基于verilog的fir濾波，并帶matlab仿真
標(biāo)簽： verilog fir 濾波
上傳用戶(hù)：qiaoyue
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