在數字通信中，采用差錯控制技術(糾錯碼)是提高信號傳輸可靠性的有效手段，并發揮著越來越重要的作用。糾錯碼主要有分組碼和卷積碼兩種。在碼率和編碼器復雜程度相同的情況下，卷積碼的性能優于分組碼。 卷積碼的譯碼方法主要有代數譯碼和概率譯碼。代數譯碼是基于碼的代數結構；而概率譯碼不僅基于碼的代數結構，還利用了信道的統計特性，能充分發揮卷積碼的特點，使譯碼錯誤概率達到很小。 卷積碼譯碼器的設計是由高性能的復雜譯碼器開始的，對于概率譯碼最初的序列譯碼，隨著譯碼約束長度的增加，其譯碼錯誤概率可達到非常小。后來慢慢地向低性能的簡單譯碼器演化，對不太長的約束長度，維特比(Viterbi)算法是非常實用的。維特比算法是一種最大似然的譯碼方法。當編碼約束度不太大(小于等于10)或者誤碼率要求不太高(約10-5)時，Viterbi譯碼算法效率很高，速度很快，譯碼器也較簡單。 目前，卷積碼在數傳系統，尤其是在衛星通信、移動通信等領域已被廣泛應用。 本論文對卷積碼編碼和Viterbi譯碼的設計原理及其FPGA實現方案進行了研究。同時，將交織和解交織技術應用于編碼和解碼的過程中。 首先，簡要介紹了卷積碼的基礎知識和維特比譯碼算法的基本原理，并對硬判決譯碼和軟判決譯碼方法進行了比較。其次，討論了交織和解交織技術及其在糾錯碼中的應用。然后，介紹了FPGA硬件資源和軟件開發環境Quartus Ⅱ，包括數字系統的設計方法和設計規則。再有，對基于FPGA的維特比譯碼器各個模塊和相應算法實現、優化進行了研究。最后，在Quartus Ⅱ平臺上對硬判決譯碼和軟判決譯碼以及有無交織等不同情況進行了仿真，并根據仿真結果分析了維特比譯碼器的性能。 分析結果表明，系統的誤碼率達到了設計要求，從而驗證了譯碼器設計的可靠性，所設計基于FPGA的并行Viterbi譯碼器適用于高速數據傳輸的場合。
上傳時間： 2013-04-24
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單片微型計算機(單片機)是將微處理器CPU、程序存儲器、數據存儲器、定時/計數器、輸入/輸出并行接口等集成在一起。由于單片機具有專門為嵌入式系統設計的體系結構與指令系統，所以它最能滿足嵌入式系統的應用要求。Intel公司生產的MCS-51系列單片機是我國目前應用最廣的單片機之一。 隨著可編程邏輯器件設計技術的發展，每個邏輯器件中門電路的數量越來越多，一個邏輯器件就可以完成本來要由很多分立邏輯器件和存儲芯片完成的功能。這樣做減少了系統的功耗和成本，提高了性能和可靠性。FPGA就是目前最受歡迎的可編程邏輯器件之一。IP核是將一些在數字電路中常用但比較復雜的功能塊，設計成可修改參數的模塊，讓其他用戶可以直接調用這些模塊，這樣就大大減輕了工程師的負擔，避免重復勞動。隨著FPGA的規模越來越大，設計越來越復雜，使用IP核是一個發展趨勢。 本課題結合FPGA與8051單片機的優點，主要針對以下三個方面研究： (1)FPGA開發平臺的硬件實現選用Xilinx公司的XC3S500E-PQ208-4-C作為核心器件，采用Intel公司的EEPROM芯片2816A和SRAM芯片6116作為片內程序存儲器，搭建FPGA的硬件開發平臺。 (2)用VHDL語言實現8051IP核分析研究8051系列單片機內部各模塊結構以及各部分的連接關系，實現了基于FPGA的8051IP核。主要包括如下幾個模塊：CPU模塊、片內數據存儲器模塊、定時/計數器模塊、并行端口模塊、串行端口模塊、中斷處理模塊、同步復位模塊等。 (3)基于FPGA的8051IP核應用用所設計的8051IP核，實現了對一個4×4鍵盤的監測掃描、鍵盤確認、按鍵識別等應用。
上傳時間： 2013-06-21
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當今電子系統的設計是以大規模FPGA為物理載體的系統芯片的設計，基于FPGA的片上系統可稱為可編程片上系統(SOPC)。SOPC的設計是以知識產權核(IPCore)為基礎，以硬件描述語言為主要設計手段，借助以計算機為平臺的EDA工具進行的。 本文在介紹了FPGA與SOPC相關技術的基礎上，給出了SOPC技術開發調制解調器的方案。在分析設計軟件Matlab/DSP(Digital Signal Processing)。builder以及Quartus Ⅱ開發軟件進行SOPC(System On a Programmable Chip)設計流程后，依據調制解調算法提出了一種基于DSP Builder調制解調器的SOPC實現方案，模塊化的設計方法大大縮短了調制解調器的開發周期。 在SOPC技術開發調制解調器的過程中，用MATLAB/Simulink的圖形方式調用Altera DSP Builder和其他Simulink庫中的圖形模塊(Block)進行系統建模，在Simulink中仿真通過后，利用DSP Builder將Simulink的模型文件(．mdl)轉化成通用的硬件描述語言VHDL文件，從而避免了VHDL語言手動編寫系統的煩瑣過程，將精力集中于算法的優化上。 基于DSP Builder的開發功能，調制解調器電路中的低通濾波器可直接調用FIRIP Core，進一步提高了開發效率。 在進行編譯、仿真調試成功后，經過QuartusⅡ將編譯生成的編程文件下載到ALTERA公司Cyclone Ⅱ系列的FPGA芯片EP2C5F256C6，完成器件編程，從而給出了一種調制解調器的SOPC系統實現方案。
上傳時間： 2013-06-24
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在工業控制領域，多種現場總線標準共存的局面從客觀上促進了工業以太網技術的迅速發展，國際上已經出現了HSE、Profinet、Modbus TCP/IP、Ethernet/IP、Ethernet Powerlink、EtherCAT等多種工業以太網協議。將傳統的商用以太網應用于工業控制系統的現場設備層的最大障礙是以太網的非實時性，而實現現場設備間的高精度時鐘同步是保證以太網高實時性的前提和基礎。 IEEE 1588定義了一個能夠在測量和控制系統中實現高精度時鐘同步的協議——精確時間協議(Precision Time Protocol)。PTP協議集成了網絡通訊、局部計算和分布式對象等多項技術，適用于所有通過支持多播的局域網進行通訊的分布式系統，特別適合于以太網，但不局限于以太網。PTP協議能夠使異質系統中各類不同精確度、分辨率和穩定性的時鐘同步起來，占用最少的網絡和局部計算資源，在最好情況下能達到系統級的亞微級的同步精度。 基于PC機軟件的時鐘同步方法，如NTP協議，由于其實現機理的限制，其同步精度最好只能達到毫秒級；基于嵌入式軟件的時鐘同步方法，將時鐘同步模塊放在操作系統的驅動層，其同步精度能夠達到微秒級。現場設備間微秒級的同步精度雖然已經能滿足大多數工業控制系統對設備時鐘同步的要求，但是對于運動控制等需求高精度定時的系統來說，這仍然不夠。基于嵌入式軟件的時鐘同步方法受限于操作系統中斷響應延遲時間不一致、晶振頻率漂移等因素，很難達到亞微秒級的同步精度。 本文設計并實現了一種基于FPGA的時鐘同步方法，以IEEE 1588作為時鐘同步協議，以Ethernet作為底層通訊網絡，以嵌入式軟件形式實現TCP/IP通訊，以數字電路形式實現時鐘同步模塊。這種方法充分利用了FPGA的特點，通過準確捕獲報文時間戳和動態補償晶振頻率漂移等手段，相對于嵌入式軟件時鐘同步方法實現了更高精度的時鐘同步，并通過實驗驗證了在以集線器互連的10Mbps以太網上能夠達到亞微秒級的同步精度。
上傳時間： 2013-08-04
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目前，數字信號處理廣泛應用于通信、雷達、聲納、語音與圖像處理等領域，信號處理算法理論己趨于成熟，但其具體硬件實現方法卻值得探討。FPGA是近年來廣泛應用的超大規模、超高速的可編程邏輯器件，由于其具有高集成度、高速、可編程等優點，大大推動了數字系統設計的單片化、自動化，縮短了單片數字系統的設計周期、提高了設計的靈活性和可靠性，在超高速信號處理和實時測控方面有非常廣泛的應用。本文對FPGA的數據采集與處理技術進行研究，基于FPGA在數據采樣控制和信號處理方面的高性能和單片系統發展的新熱點，把FPGA作為整個數據采集與處理系統的控制核心。主要研究內容如下： FPGA的單片系統研究。針對數據采集與處理，對FPGA進行選型，設計了基于FPGA的單片系統的結構。把整個控制系統分為三個部分：多通道采樣控制模塊，數據處理模塊，存儲控制模塊。 多通道采樣控制模塊的設計。利用4片AD7506和一片AD7862對64路模擬量進行周期采樣，分別設計了通道選擇控制模塊和A/D轉換控制模塊，并進行了仿真，完成了基于FPGA的多通道采樣控制。 數據處理模塊的設計。FFT算法在數字信號處理中占有重要的地位，因此本文研究了FFT的硬件實現結構，提出了用FPGA實現FFT的一種設計思想，給出了總體實現框圖。分別設計了旋轉因子復數乘法器，碟形運算單元，存儲器，控制器，并分別進行了仿真。重點設計實現了FFT算法中的蝶形處理單元，采用了一種高效乘法器算法設計實現了蝶形處理單元中的旋轉因子乘法器，從而提高了蝶形處理器的運算速度，降低了運算復雜度。理論分析和仿真結果表明，狀態機控制器成功地對各個模塊進行了有序、協調的控制。 存儲控制模塊的設計。利用閃存芯片K9K1G08UOA對采集處理后的數據進行存儲，設計了FPGA與閃存的硬件連接，設計了存儲控制模塊。 本文對FFT算法的硬件實現進行了研究，結合單片系統的特點，把整個系統分為多通道采樣控制模塊，數據處理模塊，存儲控制模塊進行設計和仿真。設計采用VHDL編寫程序的源代碼。仿真測試結果表明，此FPGA單片系統可完成對實時信號的高速采集與處理。
上傳時間： 2013-04-24
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擴頻通信系統與常規的通信系統相比，具有很強的抗窄帶干擾，抗多徑干擾，抗人為干擾的能力，并具有信息隱蔽、多址保密通信等優點。在近年來得到了迅速的發展。本論文主要討論和實現了基于FPGA的直接序列擴頻信號的解擴解調處理。論文對該直擴通信系統和FPGA設計方法進行了相關研究，最后用Altera公司的最新的FPGA開發平臺Quarus Ⅱ5.0實現了相關設計。 整個系統分為兩個部分，發送部分和接收部分。發送部分主要有串并轉換、差分卷積編碼、PN碼擴頻、QPSK調制、成型濾波等模塊。接收部分主要有前端抗干擾、數字下變頻、解擴解調等模塊。 論文首先介紹了擴頻通信系統的特點以及相關技術的國內外發展現狀，并介紹了本論文的研究思路和內容。 然后，論文分析了幾種常用的窄帶干擾抑制、載波同步及PN碼同步算法，結合實際需要，設計了一種零中頻DSSS解調解擴方案。給出了抗窄帶干擾、PN碼捕獲及跟蹤以及載波同步的算法分析，采用了基于數字外差調制的自適應陷波器來進行前端窄帶干擾抑制處理，用基于自適應門限技術的滑動相關捕獲和分時復用單相關器跟蹤來改善PN碼同步的性能，用基于硬判決的COSTAS(科斯塔斯)環來減少載波提取的算法復雜度，用改進型CORDIC算法實現NCO來方便的進行擴展。 接著，論文給出了系統總體設計和發送及接受子系統的各個功能模塊的實現分析以及在Quartus Ⅱ5.0上的實現細節，給出了仿真結果。 然后論文介紹了整個系統的硬件電路設計和它在真實系統中連機調試所得到的測試結果，結果表明該系統具有性能穩定，靈活性好，生產調試容易，體積小，便于升級等特點并且達到課題各項指標的要求。 最后是對論文工作的一些總結和對今后工作的展望。
上傳時間： 2013-05-23
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隨著科學技術的發展與公共安全保障需求的提高，視頻監控系統在工業生產、日常生活、警備與軍事方面的應用越來越廣泛。采用基于 FPGA 的SOPC技術、H．264壓縮編碼技術和網絡傳輸控制技術實現網絡視頻監控系統，在穩定性、功能、成本與擴展性等方面都有著突出的優勢，具有重要的學術意義與實用意義， 本課題所設計的網絡視頻監控系統由以Nios Ⅱ為核心的嵌入式圖像服務器、相關網絡設備與若干PC機客戶端組成。嵌入式圖像服務器實時采集圖像，采用H．264 編碼算法進行壓縮，并持續監聽網絡。PC機客戶端可通過網絡對服務器進行遠程訪問，接收編碼數據，使用H．264解碼算法重建圖像并實時顯示，使監控人員有效地掌握現場情況， 在嵌入式圖像服務器設計階段，本文首先進行了芯片選型與開發平臺選擇。然后構建圖像采集子系統，采用雙緩存乒乓交換的方法設計圖像采集用戶自定義模塊。接著設計雙Nios Ⅱ架構的SOPC系統，闡述了雙軟核設計中定制連接、內存芯片共享、數據搬移、通信與互斥的解決方法。同時完成了網絡服務器的設計，采用μC/OS-Ⅱ進行多任務的管理與調度， H．264視頻壓縮編解碼算法設計與實現是本文的重點。文中首先分析H．264．標準，規劃編解碼器結構。接著設計了16×16幀內預測算法，并設計宏塊掃描方式，采用兩次判決策略進行預測模式選擇。然后設計4×4子塊掃描方式，編寫整數變換與量化算法程序。熵編碼采用Exp-Golomb編碼與CAVLC相結合的方案，針對除拖尾系數之外的非零系數值編碼子算法，實現了一種基于表示范圍判別的編碼方法。最后設計了網絡傳輸的碼流組成格式，并針對編碼算法設計相應解碼算法。使用VC++完成算法驗證，并進行測試，觀察不同參數下壓縮率與失真度的變化。 算法驗證完成后，本文進行了PC機客戶端設計，使其具有遠程訪問、H．264解碼與實時顯示的功能。同時將H．264 編碼算法程序移植到NiosⅡ中，并將嵌入式圖像服務器與若干客戶端接入網絡進行聯合調試，構建完整的網絡視頻監控系統， 實驗結果表明，本系統視頻壓縮率高，監控圖像質量良好，充分證明了系統軟硬件與圖像編解碼算法設計成功。本系統具有成本低、擴展性好及適用范圍廣等優點，發展前景十分廣闊。
上傳時間： 2013-04-24
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隨著移動終端、多媒體、通信、圖像掃描技術的發展，圖像應用日益廣泛，壓縮編碼技術對圖像處理中大量數據的存儲和傳輸至關重要。同時， FPGA單片規模的不斷擴大，在FPGA芯片內實現復雜的數字信號處理系統也成為現實，因此采用FPGA實現圖像壓縮已成為一種必然趨勢。JPEG靜態圖像壓縮標準應用非常廣泛，是圖像壓縮中主要的標準之一。研究JPEG圖像壓縮在FPGA上的實現，具有廣闊的應用背景。 論文從實際工程應用出發，通過設計圖像壓縮的IP核，完成JPEG壓縮算法在FPGA上的實現。首先闡述JPEG基本模式的壓縮編碼的標準，然后在設計規劃過程中，采用SOC的設計思想，給出整個系統的內部結構、層次劃分，對各個模塊的HDL實現進行詳細的描述，最后完成整體驗證。方案采用了IP核復用的設計技術，基于Xilinx公司本身的IP核，進行了再次開發。在研究JPEG標準的核心算法DCT的基礎上，加以改進，設計了適合器件結構的基于DA算法的DCT變換的IP核。通過結構和算法的優化，提高了速度，減少占用過多的片內資源。 設計基于Xilinx的Virtex- II系列的FPGA的硬件平臺,在ISE7.1中編譯綜合，最后通過Modelsim仿真驗證。分辨率為352×288大小的源圖像，在不同的壓縮等級設置下，均測試通過。仿真驗證的結果表明：基于FPGA的JPEG壓縮編碼占用較少的硬件資源，可在較高的工作頻率下運行，設計在速度和資源利用率方面達到了較優的狀態，能夠滿足一般圖像壓縮的要求。 整個設計可以作為單獨的JPEG編碼芯片也可以作為IP核添加到其他系統中去，具有一定的使用價值。
上傳時間： 2013-04-24
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當前我國正處在從模擬電視系統向數字電視系統的轉型期，數字電視用戶數量激增，其趨勢是在未來的幾年內數字電視將迅速普及。在應用逐漸廣泛的數字電視系統中，監控數字電視服務正成為一種越來越迫切的需要。然而，目前對于數字電視并沒有合適的監測儀器，因此無法及時方便地診斷出現問題的信號以及隔離需要維修的數字化設備。通常只有當電視屏幕上的圖像消失時我們才知道數字信號系統出了問題。幾乎沒有任何線索可以用來找到問題的所在或原因，碼流分析儀器在這種情況下應運而生。目前在數字電視系統的前端，通過監控了解數字視頻廣播(DVB)信號和服務的狀況從而采取措施比通過觀眾的反映而采取措施要主動和及時得多。傳輸流(TS)的測試設備可使技術人員分析碼流的內部情況，它們在決定未來服務質量和客戶滿意度方面將扮演更重要的角色。 本文著重研究了在DVB廣播電視系統中，DVB-ASI信號的解碼、MPEG-2TS的實時檢錯原理和基于現場可編輯門陣列(FPGA)的實現方法。文章首先闡述了數字電視系統的一些基本概念，介紹了MPEG-2/DVB標準、ETR101 290標準、異步串行接口(ASI)。然后介紹了FPGA的基本概念與開發FPGA所使用的軟件工具。最后根據DVB-ASI接收系統的解碼規則與MPEG-2TS碼流的結構提出了一套基于FPGA的MPEG-2TS碼流實時分析與檢測系統設計方案并予以了實現。 在本系統中，FPGA起著核心的作用，主要完成DVB-ASI的解碼、MPEG-2TS碼流檢錯、以及數字電視節目專有信息(PSI)提取等功能。本文實現的系統與傳統的碼流分析儀相比具有集成度較高、易擴展、便于攜帶、穩定性好、性價比高等優點。
上傳時間： 2013-06-04
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電子科大碩士論文_基于H_264的嵌入式家庭遠程視頻監控系統的設計與實現.rar
上傳時間： 2013-07-24
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