CPLD的VerilogHDL總線代碼,在EPM7128SLC84-10+Quartus4平臺上運行通過.
標簽： VerilogHDL Quartus CPLD 7128
上傳時間： 2013-09-03
上傳用戶：gaojiao1999
第一章 在Allegro 中準備好進行SI 仿真的PCB 板圖
標簽： Allegro PCB 仿真
上傳時間： 2013-09-04
上傳用戶：戀天使569
大型設計中FPGA的多時鐘設計策略,很詳細的描述了在FPGA設計中時鐘設計的方法
標簽： FPGA 大型 多時鐘 策略
上傳用戶：妄想演繹師
在EDA中，基于數字頻率合成器的FPGA實現
標簽： FPGA EDA 數字頻率合成器
上傳用戶：hanli8870
差分信號（Differential Signal）在高速電路設計中的應用越來越廣泛，差分線大多為電路中最關鍵的信號，差分線布線的好壞直接影響到PCB板子信號質量。
標簽： Differential Allegro Signal 差分信號
上傳用戶：jennyzai
用VHDL語言在CPLD/FPGA上實現浮點運算的方法
標簽： VHDL CPLD FPGA 語言
上傳時間： 2013-09-05
上傳用戶：life840315
DDS在現在運用月來越廣泛，在相對帶寬、頻率轉換時間、相位連續性、正交輸出、高分辨力以及集成化等方面都遠遠超過了傳統頻率合成技術所能達到的水平，為系統提供了優于模擬信號源的性能。利用DDS技術可以很方便地實現多種信號。在FPGA上實現的DDS
標簽： DDS
上傳用戶：qwer0574
用VHDL語言在CPLD上實現串行通信
標簽： VHDL CPLD 語言 串行通信
上傳時間： 2013-09-06
上傳用戶：q3290766
在Allegro中等長設置的高級應用\r\n――Memory部分等長設置
標簽： Allegro Memory 等長設置 分
上傳用戶：VRMMO
Allegro 里面如何在端接匹配的情況下調等長線
標簽： Allegro 端接 等長線
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