詳細(xì)論述FPGA在軟件無線電技術(shù)實(shí)現(xiàn)系統(tǒng)中的應(yīng)用
標(biāo)簽： FPGA 軟件無線電 技術(shù)實(shí)現(xiàn) 中的應(yīng)用
上傳時間： 2013-09-02
上傳用戶：wsf950131
控制面板程序設(shè)計(jì)－在控制面板上加一個測試組件
標(biāo)簽： 控制 面板 程序設(shè)計(jì) 測試
上傳時間： 2013-09-03
上傳用戶：cuibaigao
CPLD的VerilogHDL總線代碼,在EPM7128SLC84-10+Quartus4平臺上運(yùn)行通過.
標(biāo)簽： VerilogHDL Quartus CPLD 7128
上傳用戶：gaojiao1999
第一章 在Allegro 中準(zhǔn)備好進(jìn)行SI 仿真的PCB 板圖
標(biāo)簽： Allegro PCB 仿真
上傳時間： 2013-09-04
上傳用戶：戀天使569
大型設(shè)計(jì)中FPGA的多時鐘設(shè)計(jì)策略,很詳細(xì)的描述了在FPGA設(shè)計(jì)中時鐘設(shè)計(jì)的方法
標(biāo)簽： FPGA 大型 多時鐘 策略
上傳用戶：妄想演繹師
在EDA中，基于數(shù)字頻率合成器的FPGA實(shí)現(xiàn)
標(biāo)簽： FPGA EDA 數(shù)字頻率合成器
上傳用戶：hanli8870
差分信號（Differential Signal）在高速電路設(shè)計(jì)中的應(yīng)用越來越廣泛，差分線大多為電路中最關(guān)鍵的信號，差分線布線的好壞直接影響到PCB板子信號質(zhì)量。
標(biāo)簽： Differential Allegro Signal 差分信號
上傳用戶：jennyzai
用VHDL語言在CPLD/FPGA上實(shí)現(xiàn)浮點(diǎn)運(yùn)算的方法
標(biāo)簽： VHDL CPLD FPGA 語言
上傳時間： 2013-09-05
上傳用戶：life840315
DDS在現(xiàn)在運(yùn)用月來越廣泛，在相對帶寬、頻率轉(zhuǎn)換時間、相位連續(xù)性、正交輸出、高分辨力以及集成化等方面都遠(yuǎn)遠(yuǎn)超過了傳統(tǒng)頻率合成技術(shù)所能達(dá)到的水平，為系統(tǒng)提供了優(yōu)于模擬信號源的性能。利用DDS技術(shù)可以很方便地實(shí)現(xiàn)多種信號。在FPGA上實(shí)現(xiàn)的DDS
標(biāo)簽： DDS
上傳用戶：qwer0574
用VHDL語言在CPLD上實(shí)現(xiàn)串行通信
標(biāo)簽： VHDL CPLD 語言 串行通信
上傳時間： 2013-09-06
上傳用戶：q3290766
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
