雙向DC/DC變換器（Bi-directionalDC/DCconverters）是能夠根據(jù)需要調(diào)節(jié)能量雙向傳輸?shù)闹绷?直流變換器。隨著科技的發(fā)展，雙向DC/DC變換器的應用需求越來越多，正逐步應用到無軌電車、地鐵、列車、電動車等直流電機驅(qū)動系統(tǒng)，直流不間斷電源系統(tǒng)，航天電源等場合。一方面，雙向DC/DC變換器為這些系統(tǒng)提供能量，另一方面，又使可回收能量反向給供電端充電，從而節(jié)約能量。 大多數(shù)雙向DC/DC變換器采用復雜的輔助網(wǎng)絡來實現(xiàn)軟開關技術，本文所研究的Buck/Boost雙向的DC/DC變換器從拓撲上解決器件軟開關的問題；由于Buck/Boost雙向DC/DC變換器的電流紋波較大，這會帶來嚴重的電磁干擾，本文結(jié)合Buck/Boost雙向DC/DC變換器拓撲與磁耦合技術使電感電流紋波減小；由于在同一頻率下不同負載時電流紋波不同，本文在控制時根據(jù)負載改變PWM頻率，從而使輕載時的電流紋波均較小。 本文所研究的雙向DC/DC變換器采用DSP處理器進行控制，其原因在于：目前沒有專門用于控制該Buck/Boost雙向DC/DC變換器的控制芯片，而DSP具有多路的高分辨率PWM，通過對DSP寄存器的配置可以實現(xiàn)Buck/Boost雙向DC/DC變換器的控制PWM；DSP具有多路高速的A/D轉(zhuǎn)換接口，并可以通過配合PWM完成對反饋采樣，具備一定的濾波功能。 本文所研究的數(shù)字雙向DC/DC變換器實現(xiàn)了在Buck模式下功率MOSFET的零電壓開通及零電壓關斷，電感電流的交迭使其電感輸出端電流紋波明顯變小，輕載時PWM頻率的提升也使得電流紋波變小。
上傳時間： 2013-06-08
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多電平逆變器中每個功率器件承受的電壓相對較低，因此可以用低耐壓功率器件實現(xiàn)高壓大容量逆變器，且采用多電平變換技術可以顯著提高逆變器輸出電壓的質(zhì)量指標。因此，隨著功率器件的不斷發(fā)展，采用多電平變換技術將成為實現(xiàn)高壓大容量逆變器的重要途徑和方法。本文選取其中一種極具優(yōu)勢的多電平拓撲結(jié)構(gòu)一級聯(lián)多電平變頻器作為研究對象，完成了其拓撲結(jié)構(gòu)、控制策略及測控系統(tǒng)的設計。 @@ 首先，對多電平變頻器的研究意義，國內(nèi)外現(xiàn)狀進行了分析，比較了三種成熟拓撲結(jié)構(gòu)的特點，得出了級聯(lián)型多電平變頻器的優(yōu)點，從而將其作為研究對象。對比分析了四種調(diào)制策略，確定載波移相二重化的調(diào)制方法和恒壓頻比的控制策略，進行數(shù)學分析和理論仿真，得出了選擇的正確性及可行性。并指出了級聯(lián)單元個數(shù)與載波移相角的關系和調(diào)制比對輸出電壓的影響；完成了級聯(lián)變頻器數(shù)學模型的建立和死區(qū)效應的分析。 @@ 其次，完成了相關硬件的設計，包括DSP、CPLD、IPM的選型，系統(tǒng)電源的設計、檢測(轉(zhuǎn)速、電流、電壓、故障)電路的設計、通信電路的設計等。用Labwindows/CVI實現(xiàn)了上位機界面的編寫，實現(xiàn)了開關機、設定轉(zhuǎn)速、通信配置、電壓電流轉(zhuǎn)速檢測、電流軟件濾波、諧波分析。編寫了下位機DSP的串口通信、AD轉(zhuǎn)換、轉(zhuǎn)速檢測(QEP)以及部分控制程序。 @@ 最后，在實驗臺上完成硬件和軟件的調(diào)試，成功的實現(xiàn)了變頻器載波移相SPWM的多電平輸出，并驅(qū)動異步電機進行了空載變頻試驗，測控界面能準確的與下位機進行通信，快捷的給定各種控制命令，并能實時的顯示變頻器的輸出頻率、輸出電壓和輸出電流，為實驗調(diào)試增加了方便性，提高了工作效率。 @@關鍵詞：級聯(lián)多電平逆變器；載波移相；IPM；DSP；Labwindows/CVI；測控界面
標簽： 級聯(lián) 電平變頻器 測控系統(tǒng)
上傳時間： 2013-04-24
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瑞泰開發(fā)板ICETEK-DM642的實驗例程 實驗5.1：發(fā)光二極管的顯示編程––––––––––––––––––– 85 實驗5.2：定時器控制發(fā)光二極管的顯示–––––––––––––––– 90 實驗5.3：音頻輸出––––––––––––––––––––––––– 94 實驗5.4：BSL 測試––––––––––––––––––––––––– 97 實驗5.5：FLASH 燒寫和程序自啟動（Boot Loader）–––––––––––99 第二章：基于 ICETEK-DM642-PCI 的基本圖象算法實現(xiàn)–––––––––––104 實驗5.6---實驗5.19：視頻驅(qū)動程序應用––––––––––––––––104 實驗5.20：視頻圖像處理-取反––––––––––––––––––––122 實驗5.21：視頻圖像處理-直方圖統(tǒng)計–––––––––––––––––124 實驗5.22：視頻圖像處理-直方圖均衡化增強––––––––––––––126 實驗5.23：視頻圖像處理-中值濾波–––––––––––––––––– 129 實驗5.24：視頻圖像處理-邊緣檢測（Sobel 算子）––––––––––––132 實驗5.25：視頻圖像處理-傅立葉變換––––––––––––––––– 136 實驗5.26：視頻圖像處理-彩色空間變換–––––––––––––––– 140 第三章：基于ICETEK-DM642-PCI 的FPGA 實現(xiàn)OSD 功能及圖象算法–––– 144 實驗5.27---實驗5.30：視頻圖像與圖形的疊加–––––––––––––144 第四章：基于ICETEK-DM642-PCI 的復雜圖象算法實現(xiàn)––––––––––– 148 實驗5.31：視頻圖像處理-H.263 編碼解碼––––––––––––––––148 實驗5.32：視頻圖像處理-JPEG2 編碼解碼–––––––––––––––153 實驗5.33：視頻圖像處理-MPEG2 編碼解碼–––––––––––––––157 實驗5.34：視頻圖像處理-運動圖像檢測––––––––––––––––162 第五章：基于ICETEK-DM642-PCI 的圖象網(wǎng)絡算法實現(xiàn)–––––––––––166 實驗5.35：視頻圖像處理-JPEG 網(wǎng)絡攝像機–––––––––––––––166 實驗5.36：視頻圖像處理-雙路JPEG 網(wǎng)絡攝像機–––––––––––––170 實驗5.37：視頻圖像處理-視頻網(wǎng)絡服務器––––––––––––––– 174 實驗5.38：視頻圖像處理-視頻網(wǎng)絡客戶端––––––––––––––– 179 第六章：基于ICETEK-DM642-PCI 的語音算法實現(xiàn)：–––––––––––––184 實驗5.39：語音處理-數(shù)字回聲–––––––––––––––––––– 184 實驗5.40：語音處理-濾波處理–––––––––––––––––––– 187 實驗5.41：語音處理-濾波處理1––––––––––––––––––– 189 第七章：基于ICETEK-DM642-PCI 的上位機通訊實驗–––––––––––– 191 實驗5.42：通信-異步串口––––––––––––––––––––––191 實驗5.43：通信-PCI 總線–––––––––––––––––––––– 194 實驗 5.44：視頻圖像處理-生成圖像文件–––––––––––––––– 198
上傳時間： 2013-05-31
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現(xiàn)代的計算機追求的是更快的速度、更高的數(shù)據(jù)完整性和靈活性。無論從物理性能，還是從電氣性能來看，現(xiàn)今的并行總線都已出現(xiàn)了某些局限，無法提供更高的數(shù)據(jù)傳輸率。而SATA以其傳輸速率快、支持熱插拔、可靠的數(shù)據(jù)傳輸?shù)忍攸c，得到各行業(yè)越來越多的支持。 目前市場上的SATA IP CORE都是面向IC設計的，不利于在FPGA上集成，因此，本文在Xilinx公司的Virtex5系列FPGA上實現(xiàn)SATAⅡ協(xié)議，對SATA技術的推廣、國內(nèi)邏輯IP核的發(fā)展都有一定的意義。 本文將SATAⅡ協(xié)議的FPGA實現(xiàn)劃分成物理層、鏈路層、傳輸層和應用層四個模塊。提出了物理層串行收/發(fā)器設計以及物理鏈路初始化方案。分析了鏈路層模塊結(jié)構(gòu)，給出了作為SATAⅡ鏈路層核心的狀態(tài)機的設計。為滿足SATAⅡ協(xié)議3．0Gbps的速率，采用擴大數(shù)據(jù)處理位寬的方法，設計完成了鏈路層的16b/20b編碼模塊，同時為提高數(shù)據(jù)傳輸可靠性和信號的穩(wěn)定性，分別實現(xiàn)了鏈路層CRC校驗模塊和并行擾碼模塊。在描述協(xié)議傳輸層的模塊結(jié)構(gòu)的基礎上，給出了作為傳輸層核心的狀態(tài)機的設計，并以DMA DATA OUT命令的操作為例介紹了FIS在傳輸層中的處理過程。完成了命令層協(xié)議狀態(tài)機的設計，并實現(xiàn)了SATAⅡ新增功能NCQ技術，從而使得數(shù)據(jù)傳輸更加有效。最后為使本設計應用更加廣泛，設計了基于AHB總線的用戶接口。 本設計采用Verilog HDL語言對需要實現(xiàn)的電路進行描述，并使用Modelsim軟件仿真。仿真結(jié)果表明，本文設計的邏輯電路可靠穩(wěn)定，與SATAⅡ協(xié)議定義功能一致。
上傳時間： 2013-06-16
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MPEG-2是MPEG組織在1994年為了高級工業(yè)標準的圖象質(zhì)量以及更高的傳輸率所提出的視頻編碼標準，其優(yōu)秀性使之成為過去十年應用最為廣泛的標準，也是未來十年影響力最為廣泛的標準之一。 本文以MPEG-2視頻標準為研究內(nèi)容，建立系統(tǒng)級設計方案，設計FPGA原型芯片，并在FPGA系統(tǒng)中驗證視頻解碼芯片的功能。最后在0.18微米工藝下實現(xiàn)ASIC的前端設計。完成的主要工作包括以下幾個方面： 1.完成解碼系統(tǒng)的體系結(jié)構(gòu)的設計，采用了自頂而下的設計方法，實現(xiàn)系統(tǒng)的功能單元的劃分；根據(jù)其視頻解碼的特點，確定解碼器的控制方式；把視頻數(shù)據(jù)分文幀內(nèi)數(shù)據(jù)和幀間數(shù)據(jù)，實現(xiàn)兩種數(shù)據(jù)的并行解碼。 2.實現(xiàn)了具體模塊的設計：根據(jù)本文研究的要求，在比特流格式器模塊設計中提出了特有的解碼方式；在可變長模塊中的變長數(shù)據(jù)解碼采用組合邏輯外加查找表的方式實現(xiàn)，大大減少了變長數(shù)據(jù)解碼的時間；IQ、IDCT模塊采用流水的設計方法，減少數(shù)據(jù)計算的時間：運動補償模塊，針對模塊數(shù)據(jù)運算量大和訪問幀存儲器頻繁的特點，采用四個插值單元同時處理，增加像素緩沖器，充分利用并行性結(jié)構(gòu)等方法來加快運動補償速度。 3.根據(jù)視頻解碼的參考軟件，通過解碼系統(tǒng)的仿真結(jié)果和軟件結(jié)果的比較來驗證模塊的功能正確性。最后用FPGA開發(fā)板實現(xiàn)了解碼系統(tǒng)的原型芯片驗證，取得了良好的解碼效果。 整個設計采用Verilog HDL語言描述，通過了現(xiàn)場可編程門陣列(FPGA)的原型驗證，并采用SIMC0.18μm工藝單元庫完成了該電路的邏輯綜合。經(jīng)過實際視頻碼流測試，本文設計可以達到MPEG-2視頻主類主級的實時解碼的技術要求。
上傳時間： 2013-07-27
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遠程監(jiān)控系統(tǒng)是許多重要場所諸如電力、郵電、銀行、交通、商場等需要信息廣泛交流企業(yè)的生產(chǎn)與管理的必備系統(tǒng)。傳統(tǒng)遠程監(jiān)控系統(tǒng)的實現(xiàn)方式一般都需要自己建設并維護有線或無線網(wǎng)絡，維護費用高，通信距離有限。隨著通信技術的發(fā)展，原有的遠程監(jiān)控系統(tǒng)已經(jīng)日益不能滿足多方面的要求，我們需要實時性更高，通信距離更遠，成本更低的通信方式，本文就此提出了一種基于GPRS的遠程數(shù)據(jù)監(jiān)控系統(tǒng)。 本文的創(chuàng)新點是采用了GPRS技術中的TCP傳輸方式來傳輸監(jiān)控系統(tǒng)采集的圖像數(shù)據(jù)，相比傳統(tǒng)有線網(wǎng)絡，在維護成本，通信距離上有了很大的提高，相比傳統(tǒng)無線網(wǎng)絡在實時性，傳輸速率，可靠性上有了明顯的改善。 本論文分幾個部分詳細介紹了課題的研究內(nèi)容。第一部分主要介紹了課題背景和監(jiān)控系統(tǒng)的發(fā)展歷史及各類監(jiān)控系統(tǒng)的比較。第二部分描述了本監(jiān)控系統(tǒng)中遠程終端硬件系統(tǒng)搭建工作，包括各部分器件的選取以及在S3C4480為核心的開發(fā)板上擴展出LM9617接口。第三部分描述了以uC/OS操作系統(tǒng)為核心的遠程終端軟件設計流程，包括uC/OS操作系統(tǒng)和FAT16文件系統(tǒng)的移植，LCD顯示驅(qū)動， Nand-flash底層驅(qū)動的編寫等工作。第四部分詳細說明了本系統(tǒng)圖像采集的具體軟件實現(xiàn)，包括根據(jù)實際情況配置CMOS圖像傳感器LM9617的寄存器以及從LM9617中讀取圖像數(shù)據(jù)然后將數(shù)據(jù)寫入Nand-flash存儲器的具體過程。第五部分詳細說明了本系統(tǒng)圖像數(shù)據(jù)傳輸?shù)木唧w軟件實現(xiàn)，采用的是GPRS企業(yè)公網(wǎng)組網(wǎng)方式，包括遠程終端程序設計和監(jiān)控中心服務器搭建兩部分工作。遠程終端程序設計包括初始化串口通信，將Nand-flash中的圖像數(shù)據(jù)讀出并通過GPRS模塊GM862發(fā)送到監(jiān)控中心服務器上；監(jiān)控中心服務器程序設計包括啟動建立并啟動Socket監(jiān)聽，以及收到連接請求后GPRS通信鏈路的建立。最后分別用TCP和UDP兩種傳輸方式對監(jiān)控系統(tǒng)進行了測試，證明了GPRS的TCP傳輸方式確實更適合于監(jiān)控系統(tǒng)。
標簽： GPRS ARM 無線數(shù)據(jù)傳輸 監(jiān)控系統(tǒng)
上傳時間： 2013-07-19
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隨著空間科學任務的增加,需要處理的空間科學數(shù)據(jù)量激增,要求建立一個高速的空間數(shù)據(jù)連接網(wǎng)絡.高速復接器作為空間飛行器星上網(wǎng)絡的關鍵設備,其性能對整個空間數(shù)據(jù)網(wǎng)絡的性能起著重要影響.該文闡述了利用先入先出存儲器FIFO進行異步速率調(diào)整,應用VHDL語言和可編程門陣列FPGA技術,對多個信號源數(shù)據(jù)進行數(shù)據(jù)打包、信道選通調(diào)度和多路復接的方法.設計中,用VHDL語言對高速復接器進行行為級建模,為了驗證這個模型,首先使用軟件進行仿真,通過編寫testbench程序模擬FIFO的動作特點,對程序輸入信號進行仿真,在軟件邏輯仿真取得預期結(jié)果后,繼續(xù)設計硬件電路,設計出的實際電路實現(xiàn)了將來自兩個不同速率的信源數(shù)據(jù)(1394總線數(shù)據(jù)和1553B總線數(shù)據(jù))復接成一路符合CCSDS協(xié)議的位流業(yè)務數(shù)據(jù).在實驗調(diào)試中對FPGA的輸出數(shù)據(jù)進行檢驗,同時對設計方法進行驗證.驗證結(jié)果完全符合設計目標.應用硬件可編程邏輯芯片F(xiàn)PGA設計高速復接器,大幅度提高了數(shù)據(jù)的復接速率,可應用于未來的星載高速數(shù)據(jù)系統(tǒng)中,能夠完成在軌系統(tǒng)的數(shù)據(jù)復接任務.
上傳時間： 2013-07-17
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卷積碼是無線通信系統(tǒng)中廣泛使用的一種信道編碼方式。Viterbi譯碼算法是一種卷積碼的最大似然譯碼算法，它具有譯碼效率高、速度快等特點，被認為是卷積碼的最佳譯碼算法。本文的主要內(nèi)容是在FPGA上實現(xiàn)約束長度為9，碼率為1/2，采用軟判決方式的Viterbi譯碼器。 本文首先介紹了卷積碼的基本概念，闡述了Viterbi算法的原理，重點討論了決定Viterbi算法復雜度和譯碼性能的關鍵因素，在此基礎上設計了采用“串-并”結(jié)合運算方式的Viterbi譯碼器，并在Altera EP1C20 FPGA芯片上測試通過。本文的主要工作如下： 1.對輸入數(shù)據(jù)采用了二比特四電平量化的軟判決方式，對歐氏距離的計算方法進行了簡化，以便于用硬件電路方式實現(xiàn)。 2.對ACS運算單元采用了“串-并”結(jié)合的運算方式，和全并行的設計相比，在滿足譯碼速度的同時，節(jié)約了芯片資源。本文中提出了一種路徑度量值存儲器的組織方式，簡化了控制模塊的邏輯電路，優(yōu)化了系統(tǒng)的時序。 3.在幸存路徑的選擇輸出上采用了回溯譯碼方法，與傳統(tǒng)的寄存器交換法相比，減少了寄存器的使用，大大降低了功耗和設計的復雜度。 4.本文中設計了一個仿真平臺，采用Modelsim仿真器對設計進行了功能仿真，結(jié)果完全正確。同時提出了一種在被測設計內(nèi)部插入監(jiān)視器的調(diào)試方法，巧妙地利用了Matlab算法仿真程序的輸出結(jié)果，提高了追蹤錯誤的效率。 5.該設計在Altera EP1C20 FPGA芯片上通過測試，最大運行時鐘頻率110MHz，最大譯碼輸出速率10.3Mbps。 本文對譯碼器的綜合結(jié)果和Altera設計的Viterbi譯碼器IP核進行了性能比較，比較結(jié)果證明本文中設計的Viterbi譯碼器具有很高的工程實用價值。
上傳時間： 2013-07-23
上傳用戶：葉山豪
數(shù)字信息在有噪聲的信道中傳輸時，受到噪聲的影響，誤碼總是不可避免的。根據(jù)香農(nóng)信息理論，只要使Es/N0足夠大，就可以達到任意小的誤碼率。采用差錯控制編碼，即信道編碼技術，可以在一定的Es/N0條件下有效地降低誤碼率。按照對信息元處理方式不同，信道編碼分為分組碼與卷積碼兩類。卷積碼的k0和n0較小，實現(xiàn)最佳譯碼與準最佳譯碼更加容易。卷積碼運用廣泛，被ITU選入第三代移動通信系統(tǒng)，作為包括WCDMA，CDMA2000和TD-SCDMA在內(nèi)的信道編碼的標準方案。 本文研究了CDMA2000業(yè)務通道中的幀結(jié)構(gòu)，對CDMA2000系統(tǒng)中的卷積碼特性及維特比譯碼的性能限進行了分析，并基于MATLAB平臺做了相應的譯碼性能仿真。我們設計了一種可用于CDMA2000通信系統(tǒng)的通用、高速維特比譯碼器。該譯碼器在設計上具有以下創(chuàng)新之處：(1)采用通用碼表結(jié)構(gòu)，支持可變碼率；幀控制模塊和頻率控制器模塊的設計中采用計數(shù)器、定時器等器件實現(xiàn)了可變幀長、可變數(shù)據(jù)速率的數(shù)據(jù)幀處理方式。(2)結(jié)合流水線結(jié)構(gòu)思想，利用四個ACS模塊并行運行，加快數(shù)據(jù)處理速度；在ACS模塊中，將路徑度量值存貯器的存儲結(jié)構(gòu)進行優(yōu)化，防止數(shù)據(jù)讀寫的阻塞，縮短存儲器讀寫時間，使譯碼器的處理速度更快。(3)為了防止路徑度量值和幸存路徑長度的溢出，提出了保護處理策略。我們還將設計結(jié)果在APEXEP20K30E芯片上進行了硬件實現(xiàn)。該譯碼器芯片具有可變的碼率和幀長處理能力，可以運行于40MHZ系統(tǒng)時鐘下，內(nèi)部最高譯碼速度可達625kbps。本文所提出的維特比譯碼器硬件結(jié)構(gòu)具有很強的通用性和高速性，可以方便地應用于CDMA2000移動通信系統(tǒng)。
上傳時間： 2013-06-24
上傳用戶：lingduhanya
USB2．0接口和基于ARM核的SOC系統(tǒng)的應用已經(jīng)非常廣泛，特別在電子消費類領域。包含USB2,0接口的ARM系統(tǒng)則更是市場的需求。本文介紹一種基于ARM核的USB2,0接口IP(AHB_USB2.0)的設計，主要對其中的串行接口引擎(SIE)的設計進行討論。 該 AHB_USB2.0 IP核支持USB2.0協(xié)議，并兼容USB1.1協(xié)議；支持AMBA2.0協(xié)議和UTMI 1.05協(xié)議。該IP核一側(cè)通過UTMI接口或ULPI接口的PHY與USB2.0主機端進行通信；另一側(cè)則通過AHB總線與ARM相連。 AHB_USB2.0 IP核在硬件上分為三個大模塊：ULPI模塊(ULPI)、串行接口引擎(SIE)模塊和AHB總線接口模塊(AHB)。ULPI模塊實現(xiàn)了UTMI接口轉(zhuǎn)ULPI接口。串行接口引擎(SIE)模塊為USB2.0的數(shù)據(jù)鏈路層協(xié)議處理模塊，為整個IP核的核心部分，進一步分為四個子模塊——GLC(全局控制模塊)，PIE(PHY接口處理引擎)，SIF(系統(tǒng)接口邏輯)和EPB(端點緩沖模塊)。GLC模塊負責整個IP的復位控制，IP時鐘的開關提示等；PIE模塊負責處理USB的事務級傳輸，包括組包解包等；SIF模塊負責協(xié)議相關寄存器組和端點緩沖區(qū)的讀寫，跨時鐘域信號的處理和PIE所需的控制信號的產(chǎn)生；AHB模塊負責IP核與ARM通信和DMA功能的實現(xiàn)。 該IP核的軟件設計遵循USB協(xié)議，Bulk Only協(xié)議和UFI協(xié)議，由外掛ARM實現(xiàn)USB設備命令和UFI命令的解析，并執(zhí)行相應的操作。設計了IP核與ARM之間的多種數(shù)據(jù)傳輸方法，通過軟件實現(xiàn)常規(guī)數(shù)據(jù)讀寫訪問、內(nèi)部DMA或外部DMA等多種方式的切換。 本IP已經(jīng)通過EDA驗證和FPGA測試，并且已經(jīng)在內(nèi)嵌ARM核的FPGA系統(tǒng)上實現(xiàn)了多個U盤。這個FPGA系統(tǒng)的正確工作，證明了AHB_USB2.01P核設計是正確的。
上傳時間： 2013-05-17
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