一般單晶片 GPIO 模擬MCU硬體uart通訊介面,增加MCU的功能應(yīng)用!
上傳時間： 2017-03-02
上傳用戶：windwolf2000
用OpenGL載入圖片, 包含source code, 簡單的教學(xué), 讓你了解如何貼圖
上傳時間： 2013-12-26
上傳用戶：lnnn30
一片闡述身份認證的文檔，對于像開發(fā)身份認證協(xié)議的兄弟有些參考意義。
上傳時間： 2013-12-26
上傳用戶：hebmuljb
xmodem 傳輸範(fàn)例程式,可利用於單晶片ISP撰寫
上傳時間： 2017-04-25
上傳用戶：wangchong
computer networking 計算機網(wǎng)路概論課本習(xí)題解答
標簽： networking computer
上傳時間： 2014-05-27
上傳用戶：電子世界
AMIS單晶片開發(fā)範(fàn)本，等化器使用bs250晶片，基本dsp編程。
上傳時間： 2014-03-05
上傳用戶：cainaifa
AMIS單晶片開發(fā)範(fàn)本，弦波產(chǎn)生器使用bs250晶片，基本dsp編程。
上傳時間： 2014-01-09
上傳用戶：xcy122677
利用單晶片LPC2104去接收GPS DATA NMEA
上傳時間： 2014-01-24
上傳用戶：h886166
LCD exemple 單晶片嵌入式系統(tǒng)LCD控制範(fàn)例程式歡迎下載修改
上傳時間： 2017-09-20
上傳用戶：小寶愛考拉
FPGA片內(nèi)FIFO讀寫測試Verilog邏輯源碼Quartus工程文件+文檔說明，使用 FPGA 內(nèi)部的 FIFO 以及程序?qū)υ?FIFO 的數(shù)據(jù)讀寫操作。FPGA型號Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////module fifo_test( input clk, //50MHz時鐘 input rst_n //復(fù)位信號，低電平有效 );//-----------------------------------------------------------localparam W_IDLE = 1;localparam W_FIFO = 2; localparam R_IDLE = 1;localparam R_FIFO = 2; reg[2:0] write_state;reg[2:0] next_write_state;reg[2:0] read_state;reg[2:0] next_read_state;reg[15:0] w_data; //FIFO寫數(shù)據(jù)wire wr_en; //FIFO寫使能wire rd_en; //FIFO讀使能wire[15:0] r_data; //FIFO讀數(shù)據(jù)wire full; //FIFO滿信號 wire empty; //FIFO空信號 wire[8:0] rd_data_count; wire[8:0] wr_data_count; ///產(chǎn)生FIFO寫入的數(shù)據(jù)always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) write_state <= W_IDLE; else write_state <= next_write_state;endalways@(*)begin case(write_state) W_IDLE: if(empty == 1'b1) //FIFO空， 開始寫FIFO next_write_state <= W_FIFO; else next_write_state <= W_IDLE; W_FIFO: if(full == 1'b1) //FIFO滿 next_write_state <= W_IDLE; else next_write_state <= W_FIFO; default: next_write_state <= W_IDLE; endcaseendassign wr_en = (next_write_state == W_FIFO) ? 1'b1 : 1'b0; always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) w_data <= 16'd0; else if (wr_en == 1'b1) w_data <= w_data + 1'b1; else w_data <= 16'd0; end///產(chǎn)生FIFO讀的數(shù)據(jù)always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) read_state <= R_IDLE; else read_state <= next_read_state;endalways@(*)begin case(read_state) R_IDLE: if(full == 1'b1) //FIFO滿, 開始讀FIFO next_read_state <= R_FIFO; else next_read_state <= R_IDLE; R_FIFO: if(empty == 1'b1)
上傳時間： 2021-12-19
上傳用戶：20125101110
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