通信電路，主要為高頻電路，發(fā)射電路、接受電路、高頻放大、功率放大等電路。
標(biāo)簽： 通信電路
上傳時(shí)間： 2013-06-14
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數(shù)字信息時(shí)代帶來了“信息大爆炸”，使數(shù)據(jù)量大增，而數(shù)字圖像數(shù)據(jù)更是如此，如果不對圖像數(shù)據(jù)進(jìn)行有效的壓縮，那么圖像信息的存儲與傳輸將無法進(jìn)行。顯然，尋求一種高效的圖像壓縮系統(tǒng)具有很大的現(xiàn)實(shí)意義。 本文基于大規(guī)?，F(xiàn)場可編程邏輯陣列(FPGA)和高速數(shù)字信號處理器(DSP)協(xié)同作業(yè)，來完成實(shí)時(shí)圖像處理的系統(tǒng)設(shè)計(jì)。出于對系統(tǒng)設(shè)計(jì)上的性能和功耗方面的考慮，系統(tǒng)中FPGA 選用的是ALTERA公司的Cyclone系列芯片EP1C12Q240C8，DSP選用的是TI公司的55x系列芯片TMS320VC5502。該系統(tǒng)集圖像采集、壓縮、顯示和存儲功能于一體，其中DSP為主處理器負(fù)責(zé)圖像處理，F(xiàn)PGA為協(xié)處理器負(fù)責(zé)系統(tǒng)的所有數(shù)字邏輯控制。FPGA和DSP的工作之間形成流水，并且借助于一片雙口RAM(CY7C025AV-15AI)完成兩者的通訊。結(jié)合FPGA和DSP自身的特點(diǎn)，本文提出一種新穎的信息通信方式，借助于一片雙口RAM，其內(nèi)部按其存儲空間等分兩塊，利用乒乓技術(shù)完成對高速實(shí)時(shí)的圖像數(shù)據(jù)緩沖。 該系統(tǒng)從視頻采集、傳輸、壓縮到圖像存儲等整個(gè)過程的工作，分別由FPGA和DSP承擔(dān)。充分考慮到它們自身的優(yōu)缺點(diǎn)，在滿足系統(tǒng)實(shí)時(shí)性要求的同時(shí)，結(jié)構(gòu)靈活，便于以后的擴(kuò)展與升級。結(jié)果表明，在TMS320VC5502實(shí)現(xiàn)了對采集圖像的JPEG壓縮，效果良好且滿足了實(shí)時(shí)性的要求，因此系統(tǒng)的功能得到了總體上的驗(yàn)證。 關(guān)鍵詞：圖像處理；FPGA；DSP；JPEG
標(biāo)簽： FPGA DSP 實(shí)時(shí)圖像
上傳時(shí)間： 2013-06-11
上傳用戶：hjshhyy
通信與信息技術(shù)行業(yè)飛速發(fā)展，已成為我國支柱產(chǎn)業(yè)之一。隨著該行業(yè)的迅速發(fā)展，社會對具備實(shí)際動手能力人才的需求也不斷增加，高校通信教學(xué)改革勢在必行。在最初的通信原理實(shí)驗(yàn)設(shè)備中每個(gè)實(shí)驗(yàn)獨(dú)立占用一塊硬件資源，隨著EDA技術(shù)的發(fā)展，實(shí)驗(yàn)設(shè)備廠商將CPLD/FPGA技術(shù)作為獨(dú)立的一項(xiàng)實(shí)驗(yàn)內(nèi)容，加入到通信原理實(shí)驗(yàn)設(shè)備中。FPGA技術(shù)具備集成度高、速度快和現(xiàn)場可編程的優(yōu)勢，適合高集成度和高速的時(shí)序運(yùn)算。本文總結(jié)現(xiàn)有通信原理實(shí)驗(yàn)設(shè)備的優(yōu)缺點(diǎn)，采用FPGA技術(shù)設(shè)計(jì)出集驗(yàn)證性和設(shè)計(jì)性于一體，具備較高的綜合性和系統(tǒng)性的通信原理實(shí)驗(yàn)系統(tǒng)。 本系統(tǒng)提供了一個(gè)開放性的硬件、軟件平臺，從培養(yǎng)學(xué)生實(shí)際動手能力出發(fā)，利用FPGA在通用的硬件上實(shí)現(xiàn)所有實(shí)驗(yàn)內(nèi)容。學(xué)生在本系統(tǒng)上除了能完成已固化的實(shí)驗(yàn)內(nèi)容，還可以實(shí)現(xiàn)電子設(shè)計(jì)開發(fā)和驗(yàn)證。這對培養(yǎng)學(xué)生的實(shí)踐能力大有裨益。 本文結(jié)合數(shù)字通信系統(tǒng)基本模型，把基于FPGA的通信原理實(shí)驗(yàn)系統(tǒng)劃分為信號源模塊、發(fā)送端模塊、信道仿真模塊、接收端模塊和同步模塊幾部分。其中，模擬信號源采用DDS技術(shù)，能夠生成非常高的頻率精度，可作為任意波形發(fā)生器。發(fā)送端和接收端模塊結(jié)合到一起組成多體制調(diào)制解調(diào)器，形成多頻段、多波形的軟件無線電系統(tǒng)。載波同步采用全數(shù)字COSTAS環(huán)提取技術(shù)，具備良好的載波跟蹤特性，利用對載波相位不敏感 的Gardner算法跟蹤位同步信號。 本文首先介紹了通信原理實(shí)驗(yàn)系統(tǒng)的研究現(xiàn)狀和意義；然后根據(jù)通信系統(tǒng)模型從《通信原理》各個(gè)章節(jié)中提煉出各模塊的實(shí)驗(yàn)內(nèi)容，分別列出各實(shí)驗(yàn)的數(shù)字化實(shí)現(xiàn)模型；繼而根據(jù)各模塊資源需求選取合適FPGA芯片，并給出硬件設(shè)計(jì)方案；最后，給出各模塊在FPGA上具體實(shí)現(xiàn)過程、系統(tǒng)測試結(jié)果及分析。測試和實(shí)際運(yùn)行結(jié)果表明設(shè)計(jì)方法正確，且功能和技術(shù)指標(biāo)滿足設(shè)計(jì)要求。 關(guān)鍵詞：通信原理，實(shí)驗(yàn)系統(tǒng)，F(xiàn)PGA，DDS，多體制調(diào)制解調(diào)，全數(shù)字COSTAS環(huán)，位同步
標(biāo)簽： FPGA 通信原理 實(shí)驗(yàn)系統(tǒng)
上傳時(shí)間： 2013-07-07
上傳用戶：evil
隨著列車自動化控制和現(xiàn)場總線技術(shù)的發(fā)展，基于分布式控制系統(tǒng)的列車通信網(wǎng)絡(luò)技術(shù)TCN（IEC-61375）在現(xiàn)代高速列車上得到廣泛應(yīng)用。TCN協(xié)議將列車通信網(wǎng)絡(luò)分為絞線式列車總線WTB和多功能車輛總線MVB，其中WTB實(shí)現(xiàn)對開式列車中的互聯(lián)車輛間的數(shù)據(jù)傳輸和通信，MVB實(shí)現(xiàn)車載設(shè)備的協(xié)同工作和互相交換信息。 本文介紹了國內(nèi)外列車通信網(wǎng)絡(luò)的發(fā)展情況和各自優(yōu)勢，分析了MVB一類設(shè)備底層協(xié)議。研究利用FPGA實(shí)現(xiàn)MVB控制芯片MVBC，用ARM作為微處理器實(shí)現(xiàn)MVB一類設(shè)備的嵌入式解決方案。其中，在FPGA芯片中主要采用自頂向下的設(shè)計(jì)方法，RLT硬件描述語言實(shí)現(xiàn)MVB控制芯片MVBC一類設(shè)備的主要功能，包括幀編碼器、幀解碼器和邏輯接口單元。ARM主要完成了軟件程序的編寫和實(shí)時(shí)操作系統(tǒng)的移植。在eCos實(shí)時(shí)操作系統(tǒng)上，完成了驅(qū)動和上層應(yīng)用程序，包括端口初始化、端口配置、幀收發(fā)指令和報(bào)文分析。 為了驗(yàn)證設(shè)計(jì)的正確性，在設(shè)計(jì)的硬件平臺基礎(chǔ)上，搭建了MVB通信網(wǎng)絡(luò)的最小系統(tǒng)，對網(wǎng)絡(luò)進(jìn)行系統(tǒng)功能測試。測試結(jié)果表明：設(shè)計(jì)方案正確，達(dá)到了設(shè)計(jì)的預(yù)期要求。
上傳時(shí)間： 2013-08-03
上傳用戶：bruce5996
現(xiàn)場可編程門陣列(FPGA)的發(fā)展已經(jīng)有二十多年，從最初的1200門發(fā)展到了目前數(shù)百萬門至上千萬門的單片F(xiàn)PGA芯片。現(xiàn)在，F(xiàn)PGA已廣泛地應(yīng)用于通信、消費(fèi)類電子和車用電子類等領(lǐng)域，但國內(nèi)市場基本上是國外品牌的天下。 在高密度FPGA中，芯片上時(shí)鐘分布質(zhì)量變的越來越重要，時(shí)鐘延遲和時(shí)鐘偏差已成為影響系統(tǒng)性能的重要因素。目前，為了消除FPGA芯片內(nèi)的時(shí)鐘延遲，減小時(shí)鐘偏差，主要有利用延時(shí)鎖相環(huán)(DLL)和鎖相環(huán)(PLL)兩種方法，而其各自又分為數(shù)字設(shè)計(jì)和模擬設(shè)計(jì)。雖然用模擬的方法實(shí)現(xiàn)的DLL所占用的芯片面積更小，輸出時(shí)鐘的精度更高，但從功耗、鎖定時(shí)間、設(shè)計(jì)難易程度以及可復(fù)用性等多方面考慮，我們更愿意采用數(shù)字的方法來實(shí)現(xiàn)。 本論文是以Xilinx公司Virtex-E系列FPGA為研究基礎(chǔ)，對全數(shù)字延時(shí)鎖相環(huán)(DLL)電路進(jìn)行分析研究和設(shè)計(jì)，在此基礎(chǔ)上設(shè)計(jì)出具有自主知識產(chǎn)權(quán)的模塊電路。 本文作者在一年多的時(shí)間里，從對電路整體功能分析、邏輯電路設(shè)計(jì)、晶體管級電路設(shè)計(jì)和仿真以及最后對設(shè)計(jì)好的電路仿真分析、電路的優(yōu)化等做了大量的工作，通過比較DLL與PLL、數(shù)字DLL與模擬DLL，深入的分析了全數(shù)字DLL模塊電路組成結(jié)構(gòu)和工作原理，設(shè)計(jì)出了符合指標(biāo)要求的全數(shù)字DLL模塊電路，為開發(fā)自我知識產(chǎn)權(quán)的FPGA奠定了堅(jiān)實(shí)的基礎(chǔ)。 本文先簡要介紹FPGA及其時(shí)鐘管理技術(shù)的發(fā)展，然后深入分析對比了DLL和PLL兩種時(shí)鐘管理方法的優(yōu)劣。接著詳細(xì)論述了DLL模塊及各部分電路的工作原理和電路的設(shè)計(jì)考慮，給出了全數(shù)字DLL整體架構(gòu)設(shè)計(jì)。最后對DLL整體電路進(jìn)行整體仿真分析，驗(yàn)證電路功能，得出應(yīng)用參數(shù)。在設(shè)計(jì)中，用Verilog-XL對部分電路進(jìn)行數(shù)字仿真，Spectre對進(jìn)行部分電路的模擬仿真，而電路的整體仿真工具是HSIM。 本設(shè)計(jì)采用TSMC0.18μmCMOS工藝庫建模，設(shè)計(jì)出的DLL工作頻率范圍從25MHz到400MHz，工作電壓為1.8V，工作溫度為-55℃～125℃，最大抖動時(shí)間為28ps，在輸入100MHz時(shí)鐘時(shí)的功耗為200MW，達(dá)到了國外同類產(chǎn)品的相應(yīng)指標(biāo)。最后完成了輸出電路設(shè)計(jì)，可以實(shí)現(xiàn)時(shí)鐘占空比調(diào)節(jié)，2倍頻，以及1.5、2、2.5、3、4、5、8、16時(shí)鐘分頻等時(shí)鐘頻率合成功能。
標(biāo)簽： FPGA 全數(shù)字 延時(shí)
上傳時(shí)間： 2013-06-10
上傳用戶：yd19890720
FPGA作為新一代集成電路的出現(xiàn)，引起了數(shù)字電路設(shè)計(jì)的巨大變革。隨著FPGA工藝的不斷更新與改善，越來越多的用戶與設(shè)計(jì)公司開始使用FPGA進(jìn)行系統(tǒng)開發(fā)，因此，PFAG的市場需求也越來越高，從而使得FPGA的集成電路板的工藝發(fā)展也越來越先進(jìn)，在如此良性循環(huán)下，不久的將來，F(xiàn)PGA可以主領(lǐng)集成電路設(shè)計(jì)領(lǐng)域。正是由于FPGA有著如此巨大的發(fā)展前景與市場吸引力，因此，本文采用FPGA作為電路設(shè)計(jì)的首選。 @@ 隨著FPGA的開發(fā)技術(shù)日趨簡單化、軟件化，從面向硬件語言的VHDL、VerilogHDL設(shè)計(jì)語言，到現(xiàn)在面向?qū)ο蟮腟ystem Verilog、SystemC設(shè)計(jì)語言，硬件設(shè)計(jì)語言開始向高級語言發(fā)展。作為一個(gè)軟件設(shè)計(jì)人員，會很容易接受面向?qū)ο蟮恼Z言?，F(xiàn)在軟件的設(shè)計(jì)中，算法處理的瓶頸就是速度的問題，如果采用專用的硬件電路，可以解決這個(gè)問題，本文在第一章第二節(jié)詳細(xì)介紹了軟硬結(jié)合的開發(fā)優(yōu)勢。另外，在第一章中還介紹了知識產(chǎn)權(quán)核心（IP Core）的發(fā)展與前景，特別是IP Core中軟核的設(shè)計(jì)與開發(fā)，許多FGPA的開發(fā)公司開始爭奪軟核的開發(fā)市場。 @@ 數(shù)字電路設(shè)計(jì)中最長遇到的就是通信的問題，而每一種通信方式都有自己的協(xié)議規(guī)范。在CPU的設(shè)計(jì)中，由于需要高速的處理速度，因此其內(nèi)部都是用并行總線進(jìn)行通信，但是由于集成電路資源的問題，不可能所有的外部設(shè)備都要用并行總線進(jìn)行通信，因此其外部通信就需要進(jìn)行串行傳輸。又因?yàn)樾枰B接的外部設(shè)備的不同，因此就需要使用不同的串行通信接口。本文主要介紹了小型CPU中常用的三種通信協(xié)議，那就是SPI、I2C、UART。除了分別論述了各自的通信原理外，本文還特別介紹了一個(gè)小型CPU的內(nèi)部構(gòu)造，以及這三個(gè)通信協(xié)議在CPU中所處的位置。 @@ 在硬件的設(shè)計(jì)開發(fā)中，由于集成電路本身的特殊性，其開發(fā)流程也相對的復(fù)雜。本文由于篇幅的問題，只對總的開發(fā)流程作了簡要的介紹，并且將其中最復(fù)雜但是又很重要的靜態(tài)時(shí)序分析進(jìn)行了詳細(xì)的論述。在通信協(xié)議的開發(fā)中，需要注意接口的設(shè)計(jì)、時(shí)序的分析、驗(yàn)證環(huán)境的搭建等，因此，本文以SPI數(shù)據(jù)通信協(xié)議的設(shè)計(jì)作為一個(gè)開發(fā)范例，從協(xié)議功能的研究到最后的驗(yàn)證測試，將FPGA 的開發(fā)流程與關(guān)鍵技術(shù)等以實(shí)例的方式進(jìn)行了詳細(xì)的論述。在SPI通信協(xié)議的開發(fā)中，不僅對協(xié)議進(jìn)行了詳細(xì)的功能分析，而且對架構(gòu)中的每個(gè)模塊的設(shè)計(jì)都進(jìn)行了詳細(xì)的論述。@@關(guān)鍵詞：FPGA；SPI；I2C；UART；靜態(tài)時(shí)序分析；驗(yàn)證環(huán)境
上傳時(shí)間： 2013-04-24
上傳用戶：vvbvvb123
隨著現(xiàn)代DSP、FPGA等數(shù)字芯片的信號處理能力不斷提高，基于軟件無線電技術(shù)的現(xiàn)代通信與信息處理系統(tǒng)也得到了更為廣泛的應(yīng)用。軟件無線電的基本思想是以一個(gè)通用、標(biāo)準(zhǔn)、模塊化的硬件系統(tǒng)作為其應(yīng)用平臺，把盡可能多的無線及個(gè)人通信和信號處理的功能用軟件來實(shí)現(xiàn)，從而將無線通信新系統(tǒng)、新產(chǎn)品的開發(fā)逐步轉(zhuǎn)移到軟件上來。另一方面，現(xiàn)代信號處理系統(tǒng)對數(shù)據(jù)的處理速度、處理精度和動態(tài)范圍的要求也越來越高，需要每秒完成幾千萬到幾百億次運(yùn)算。因此研制具備高速實(shí)時(shí)信號處理能力的通用硬件平臺越來越受到業(yè)界的重視。 @@ 目前的高速實(shí)時(shí)信號處理系統(tǒng)一般均采用DSP+FPGA的架構(gòu)，其中DSP主要負(fù)責(zé)完成系統(tǒng)通信和基帶信號處理算法，而FPGA主要完成信號預(yù)處理等前端算法，并提供系統(tǒng)常用的各種外部接口邏輯。本文的主要工作就在于完成通用型高速實(shí)時(shí)信號處理系統(tǒng)的FPGA軟件設(shè)計(jì)。 @@ 本文提出了一種基于多DSP與FPGA的通用高速實(shí)時(shí)信號處理系統(tǒng)的架構(gòu)。綜合考慮各方面因素，作者選擇使用兩片ADSP-TS201浮點(diǎn)DSP以混合耦合模型構(gòu)成系統(tǒng)信號處理核心；以Xilinx公司最新的高性能FPGA Virtex-5系列的XC5VLX50T提供系統(tǒng)所需的各種接口，包括與ADSP-TS201的高速Linkport接口以及SPI、UART、SPORT等常用外設(shè)接口。此外，作者還選擇了ADSP-BF533定點(diǎn)DSP加入系統(tǒng)當(dāng)中以擴(kuò)展系統(tǒng)音視頻信號處理能力，體現(xiàn)系統(tǒng)的通用性。 @@ 基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)正逐漸成為現(xiàn)代FPGA應(yīng)用的一個(gè)熱點(diǎn)。結(jié)合課題需要，作者以Xilinx公司的MicroBlze軟核處理器為核心在Virtex-5片內(nèi)設(shè)計(jì)了一個(gè)嵌入式系統(tǒng)，完成了對CF卡、DDR2 SDRAM存儲器的讀寫控制，并利用片內(nèi)集成的三態(tài)以太網(wǎng)MAC硬核模塊，實(shí)現(xiàn)了系統(tǒng)與上位PC機(jī)之間的以太網(wǎng)通信鏈路。此外，為擴(kuò)展系統(tǒng)功能，適應(yīng)未來可能的軟件升級，進(jìn)一步提高系統(tǒng)的通用性，還將嵌入式實(shí)時(shí)操作系統(tǒng)μC/OS-II移植到MicroBlaze處理器上。 @@ 最后，作者介紹了基于Xilinx RocketIO GTP收發(fā)器的高速串行傳輸設(shè)計(jì)的關(guān)鍵技術(shù)和基本的設(shè)計(jì)方法，充分體現(xiàn)了目前高速實(shí)時(shí)信號處理系統(tǒng)的發(fā)展要求和趨勢。 @@關(guān)鍵詞：高速實(shí)時(shí)信號處理；FPGA；Virtex-5；嵌入式系統(tǒng)；MicroBlaze
標(biāo)簽： FPGA 實(shí)時(shí)信號 處理系統(tǒng)
上傳時(shí)間： 2013-05-17
上傳用戶：wangchong
高速數(shù)據(jù)采集系統(tǒng)在信號檢測、雷達(dá)、圖像處理、網(wǎng)絡(luò)通信等領(lǐng)域有廣泛應(yīng)用，不同的應(yīng)用要求使用不同的總線和不同的設(shè)計(jì)，但是，無論基于何種應(yīng)用，其設(shè)計(jì)的關(guān)鍵在接口的實(shí)現(xiàn)上。 @@ 隨著cPCI總線技術(shù)的發(fā)展，cPCI總線逐漸代替了PCI總線、VME總線，成為測控領(lǐng)域中最受人們青睞的總線形式。 @@ 為滿足高速采集過程中數(shù)據(jù)傳輸速度的要求和采集卡與PC機(jī)連接的機(jī)械強(qiáng)度的要求，本論文提出設(shè)計(jì)基于cPCI總線接口的數(shù)據(jù)采集系統(tǒng)。設(shè)計(jì)中利用單片F(xiàn)PGA芯片實(shí)現(xiàn)PCI協(xié)議，代替?zhèn)鹘y(tǒng)的FIFO芯片和串并轉(zhuǎn)換芯片，并完成對模擬電路的控制功能；并提出將應(yīng)用程序中的一部分?jǐn)?shù)據(jù)讀寫操作放入動態(tài)鏈接庫中，減少因應(yīng)用程序反復(fù)調(diào)用驅(qū)動程序而造成的資源浪費(fèi)和時(shí)間的延遲。 @@ 通過分析PCI總線協(xié)議，理解高頻數(shù)字電路設(shè)計(jì)方法和高速數(shù)據(jù)采集原理，本文開發(fā)了基于cPCI接口的高速數(shù)據(jù)采集系統(tǒng)。經(jīng)過綜合測試和現(xiàn)場應(yīng)用驗(yàn)證表明，采集系統(tǒng)已達(dá)到了要求的性能指標(biāo)。 @@關(guān)鍵詞：FPGA；數(shù)據(jù)采集系統(tǒng)；cPCI； PC
上傳時(shí)間： 2013-07-08
上傳用戶：ikemada
由于移動環(huán)境的復(fù)雜性，無線信號在發(fā)送傳輸和接收過程中有很明顯的衰落現(xiàn)象，特別是在高頻無線通信中，多徑衰落或頻率選擇性衰落對無線信號的干擾最為嚴(yán)重。通過分集接收技術(shù)，Rake接收機(jī)在CDMA移動通信系統(tǒng)中抗多徑衰落效果尤為明顯。作為一種新穎的多址接入方式，多載波CDMA充分利用了OFDM最優(yōu)頻率利用率以及CDMA的多址和頻率分集，且系統(tǒng)容量和抗符號間干擾性能明顯優(yōu)于傳統(tǒng)的單載波CDMA。這些特性使得多載波CDMA成為未來的寬帶無線通信系統(tǒng)最有希望的候選。 @@ 本文研究了一種多載波擴(kuò)頻通信系統(tǒng)，介紹了其Rake接收機(jī)工作原理和設(shè)計(jì)思想，進(jìn)行了理論仿真并用FPGA予以實(shí)現(xiàn)。 @@ 本文首先介紹了移動通信系統(tǒng)的發(fā)展歷史以及OFDM和CDMA技術(shù)原理，并描述了OFDM和CDMA結(jié)合的三種系統(tǒng)（MC-DS-CDMA、MT-CDMA、MC-CDMA）的原理和系統(tǒng)模型；接著，介紹了目前影響移動通信的主要衰落以及Rake接收機(jī)基本原理及其作用。多徑信號的每路信號都可能含有可以利用的信息，Rake接收機(jī)就是通過多個(gè)相關(guān)接收器接收多徑信號中各路信號，通過信道估計(jì)和信道補(bǔ)償消去信道因子的附加相位，并把他們合并在一起，以此來改善信號的信噪比和系統(tǒng)的可靠性；在此基礎(chǔ)上，論文提出了一種多載波擴(kuò)頻通信系統(tǒng)的實(shí)現(xiàn)方案，并詳細(xì)介紹了其Rake接收機(jī)實(shí)現(xiàn)原理，給出了最大比合并時(shí)各種分徑數(shù)目下系統(tǒng)誤碼率的仿真圖；最后介紹了此方案中Rake接收機(jī)的FPGA硬件實(shí)現(xiàn)設(shè)計(jì)方案及其系統(tǒng) 測試結(jié)果。@@ 仿真結(jié)果顯示出隨著分集徑數(shù)的增加，系統(tǒng)的誤碼率顯著降低。表明Rake接收機(jī)抗多徑衰落效果顯著，且在多載波CDMA系統(tǒng)中其分集效果更好，實(shí)現(xiàn)相對簡單。最終Rake接收機(jī)的FPGA實(shí)現(xiàn)結(jié)果同理論仿真一致，時(shí)序通過，資源耗費(fèi)不大，具有較大的實(shí)用價(jià)值。 @@關(guān)鍵詞：多載波擴(kuò)頻通信，CDMA，Rake接收機(jī)，F(xiàn)PGA
上傳時(shí)間： 2013-07-25
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同步是移動通信領(lǐng)域中的關(guān)鍵技術(shù)，是保障通信初始和進(jìn)行的必要過程，對系統(tǒng)的性能影響重大?？v觀移動通信系統(tǒng)的發(fā)展史，同步技術(shù)自始至終都是人們研究的熱點(diǎn)。 @@ WCDMA作為第三代移動通信無線接口標(biāo)準(zhǔn)之一，已經(jīng)在全世界范圍內(nèi)得到了商用。小區(qū)搜索是WCDMA的重要物理層過程，是實(shí)現(xiàn)下行移動臺和基站間同步的重要手段。 @@ 作為ASIC領(lǐng)域的一種半定制電路，現(xiàn)場可編程門陣列（FPGA）既解決了全定制電路不能修改的不足，又解決了原有可編程器件容量有限的問題。FPGA以其強(qiáng)大的現(xiàn)場可編程能力和開發(fā)速度優(yōu)勢，逐漸成為ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 @@ 因此，研究WCDMA同步算法及其在FPGA中的實(shí)現(xiàn)與驗(yàn)證是具有理論和現(xiàn)實(shí)意義的。本文首先介紹了WCDMA物理層基礎(chǔ)，接著詳細(xì)討論了WCDMA主同步、輔同步和導(dǎo)頻同步的原理，介紹了前兩步同步的改進(jìn)型算法和證明，并和傳統(tǒng)相關(guān)算法在資源和實(shí)現(xiàn)復(fù)雜度方面進(jìn)行了比較，給出了下行同步的浮點(diǎn)仿真結(jié)果和分析。之后，深入討論了下行同步的FPGA （V4-SX-35）實(shí)現(xiàn)方案、運(yùn)算流程和模塊間的接口設(shè)計(jì)。最后，介紹了下行同步的FPGA驗(yàn)證方法。 @@ 本文較為深入的討論了WCDMA下行同步的算法和FPGA實(shí)現(xiàn)方案，給出了理論分析和仿真、實(shí)驗(yàn)結(jié)果。并在低復(fù)雜度和資源開銷條件下，完成了FPGA的硬件設(shè)計(jì)和片上測試，達(dá)到了系統(tǒng)的性能指標(biāo)。 @@關(guān)鍵詞：WCDMA；同步；小區(qū)搜索；FPGA
上傳時(shí)間： 2013-04-24
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