為了縮短加法電路運行時間，提高FPGA運行效率，利用選擇進位算法和差額分組算法用硬件電路實現(xiàn)32位加法器，差額分組中的加法單元是利用一種改進的超前進位算法實現(xiàn)，選擇進位算法可使不同的分組單元并行運算，利用低位的運算結(jié)果選擇高位的進位為1或者進位為零的運算結(jié)果，節(jié)省了進位選擇等待的時間，最后利用XILINX進行時序仿真，在FPGA上進行驗證，可穩(wěn)定運行在高達50兆的頻率，理論分析與計算機仿真表明該算法切實可行、有效并且易于實現(xiàn)。
標(biāo)簽：
進位
加法器
硬件
電路實現(xiàn)
上傳時間：
2013-12-19
上傳用戶：jshailingzzh
