JPEG2000是新一代的靜態(tài)圖像壓縮標(biāo)準(zhǔn)，它相比JPEG有很多新的特性，如漸進傳輸和感興趣區(qū)域編碼等，因而它具有廣闊的應(yīng)用前景，特別是在數(shù)碼相機、PDA等便攜式設(shè)備中。 JPEG2000的核心主要包括小波變換和基于最優(yōu)化截斷點的嵌入式塊編碼(EBCOT)算法，其計算復(fù)雜度遠(yuǎn)遠(yuǎn)高于JPEG，完全采用軟件方案實現(xiàn)將會占用大量的處理器時間和內(nèi)存開銷，而且速度較慢，實時處理的能力較差。為了推廣JPEG2000在便攜式產(chǎn)品、消費類電子產(chǎn)品中的應(yīng)用，打開巨大的潛在市場，研究硬件實現(xiàn)的算法實時處理方案具有重要的應(yīng)用價值。 EBCOT算法是一個兩層的編碼引擎，其中的上下文編碼的運算量約占到總運算量的50％，是提高編碼速度的關(guān)鍵算法之一。由于上下文編碼大部分都是邏輯運算，沒有復(fù)雜的數(shù)學(xué)運算，但邏輯控制流程復(fù)雜繁瑣，對存儲器訪問頻繁，采用DSP或者其他的通用處理器通過指令控制實現(xiàn)該算法，未能顯著提高編碼速度。本文采用FPGA芯片，以電路邏輯的方式來實現(xiàn)該算法并進行優(yōu)化，在研究和分析了上下文編碼算法運算特點的基礎(chǔ)上，設(shè)計了列判斷和交錯存儲相結(jié)合的硬件實現(xiàn)方案，并采用硬件描述語言Verilog在寄存器傳輸級描述了相應(yīng)的硬件電路。通過功能仿真和邏輯綜合后，所獲得的上下文編碼模塊最大時鐘頻率為101MHz，且能在130ms內(nèi)完成對一幅512×512灰度圖像的編碼，性能比Jasper軟件中的實現(xiàn)方案提高了75％。 JPEG2000的一個重要特性是其具有漸進傳輸?shù)哪芰Γa流組織是獲得漸進傳輸特性的技術(shù)關(guān)鍵。碼流組織通過在輸出碼流中安排數(shù)據(jù)包的先后順序來實現(xiàn)漸進傳輸?shù)哪康摹１疚膶PEG2000中實現(xiàn)漸進傳輸?shù)臋C制進行了分析，并研究了碼流組織的算法實現(xiàn)。 為了對JPEG2000算法實現(xiàn)進行驗證，本文設(shè)計了基于FPGA和ARM的驗證實驗平臺，其中FPGA主要完成算法中運算量較大的小波變換、上下文編碼和算術(shù)編碼，而ARM處理器則完成碼流組織、數(shù)據(jù)打包以及和PC機的通信。本文在該平臺上對所設(shè)計的上下文編碼算法和碼流組織模塊的設(shè)計進行了驗證，實驗結(jié)果表明本文設(shè)計的算法模塊功能正確，并在一定程度上提高了編碼速度。
上傳時間： 2013-04-24
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本文首先在介紹多用戶檢測技術(shù)的原理以及系統(tǒng)模型的基礎(chǔ)上，對比分析了幾種多用戶檢測算法的性能，給出了算法選擇的依據(jù)。為了同時克服多址干擾和多徑干擾，給出了融合多用戶檢測與分集合并技術(shù)的接收機結(jié)構(gòu)。 接著，針對WCDMA反向鏈路信道結(jié)構(gòu)，介紹了擴頻使用的OVSF碼和擾碼，分析了擾碼的延時自相關(guān)特性和互相關(guān)特性，指出了存在多址干擾和多徑干擾的根源。在此基礎(chǔ)上，給出了解相關(guān)檢測器的數(shù)學(xué)公式推導(dǎo)和結(jié)構(gòu)框圖，并仿真研究了用戶數(shù)、擴頻比、信道估計精度等參數(shù)對系統(tǒng)性能的影響。 常規(guī)的干擾抵消是基于chip級上的抵消，需要對用戶信號重構(gòu)，因此具有較高的復(fù)雜度。在解相關(guān)檢測器的基礎(chǔ)上，衍生出符號級上的干擾抵消。通過仿真，給出了算法中涉及的干擾抑制控制權(quán)值、干擾抵消級數(shù)等參數(shù)的最佳取值，并進行了算法性能比較。仿真結(jié)果驗證了該算法的有效性。 最后，介紹了WCDMA系統(tǒng)移動臺解復(fù)用技術(shù)的硬件實現(xiàn)，在FPGA平臺上分別實現(xiàn)了與基站和安捷倫8960儀表的互聯(lián)互通。
標(biāo)簽： WCDMA FPGA 多用戶檢測 下行鏈路
上傳時間： 2013-07-29
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基于小波變換和神經(jīng)網(wǎng)絡(luò)理論,對非穩(wěn)定、大信噪比(SNR)變化的通信信號進行有效的特征提取和分類,實現(xiàn)了通信信號調(diào)制方式的分類識別.首先,采用基于多分辨分析框架的Mallat快速算法提取離散細(xì)節(jié)作為特征采,實驗得出db3小波非常適合作為特征提取小波,用小波變換大大壓縮了通信信號特征矢量,提取的信號特征矢量64點;然后依據(jù)神經(jīng)網(wǎng)絡(luò)理論,分別采用BP網(wǎng)絡(luò)作為分類器對通信信號調(diào)制識別分類.從計算機模擬實驗結(jié)果可知,該方法能很好地完成通信信號調(diào)制識別分類任務(wù),使識別正確率得到了明顯改善,同時降低了識別分類過程的復(fù)雜度,并且為通信信號調(diào)制識別的DSP實現(xiàn)提供了快速計算的理論基礎(chǔ).其次,介紹了TMS320LF2407 DSP和FPGA的結(jié)構(gòu)原理,并在此基礎(chǔ)上設(shè)計了數(shù)字信號處理板和制作調(diào)試電路板.最后,用匯編和C語言編制A/D程序、串口通信程序和應(yīng)用程序,并在信號處理板上調(diào)試和運行.
標(biāo)簽： DSPs FPGA 通信信號 調(diào)制識別
上傳時間： 2013-07-23
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本文對基于DSP和FPGA運動控制器的設(shè)計進行了研究。主要內(nèi)容如下： （1）深入研究國內(nèi)外運動控制技術(shù)的發(fā)展現(xiàn)狀和前景。 （2）規(guī)劃運動控制器的硬件和軟件整體研發(fā)方案。 （3）對運動控制器的各個功能模塊進行硬件設(shè)計。 （4）對運動控制算法和數(shù)字濾波算法進行設(shè)計，編寫控制軟件。 （5）對運動控制系統(tǒng)的性能進行分析和訪真，調(diào)節(jié)控制器參數(shù)，使運動控制系統(tǒng)具有較好的靜態(tài)特性和動態(tài)特性。 （6）構(gòu)建實驗系統(tǒng)，編寫人機界面軟件，驗證運動控制器的性能。
上傳時間： 2013-06-13
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隨著半導(dǎo)體技術(shù)與數(shù)字集成電路(微處理器、存貯器以及標(biāo)準(zhǔn)邏輯門電路等)技術(shù)的迅速發(fā)展，特別是隨著計算機技術(shù)的發(fā)展，在工業(yè)生產(chǎn)和科學(xué)技術(shù)研究的各行各業(yè)中，人們利用PC機的強大處理功能代替?zhèn)鹘y(tǒng)儀器的某些部件，開發(fā)出各種測量儀器(虛擬儀器)，傳統(tǒng)儀器的數(shù)字邏輯部分多是采用分立集成電路(IC)組成，分立IC愈多，給系統(tǒng)的電路設(shè)計、調(diào)試及維護帶來諸多不便。而隨著EDA技術(shù)的飛速發(fā)展，大規(guī)模可編程邏輯芯片CPLD / FPGA應(yīng)運而生。這類芯片可以替代幾十甚至上百塊通用IC芯片，而且，因其可用硬件描述語言進行芯片設(shè)計、支持在線編程和在系統(tǒng)編程等優(yōu)點而備受青睞。本課題主要是用FPGA實現(xiàn)一個驗證平臺。用于SOC及IPCore的驗證。用FPGA系統(tǒng)驗證板實現(xiàn)在實際硬件環(huán)境中的驗證可以彌補ASIC 設(shè)計流程中仿真的不足, 通過該驗證也可以加快ASIC設(shè)計且降低由于邏輯問題所造成ASIC 開發(fā)中的成本損耗。本文首先介紹了EDA技術(shù)的發(fā)展，然后介紹了FPGA，SOC,和IPCore的一些基本概念，分析了FPGA在現(xiàn)代集成電路設(shè)計領(lǐng)域的一些應(yīng)用。最后，具體設(shè)計了一塊用設(shè)計驗證的開發(fā)板，并討論了其設(shè)計結(jié)構(gòu)，流程及驗證方法。
上傳時間： 2013-05-16
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介紹了一種基于ARM9 和CPLD 架構(gòu)的嵌入式輸入輸出系統(tǒng)的軟硬件設(shè)計。系統(tǒng)以工業(yè)級EP9315 為核心，擴展了LCD、觸摸屏、以太網(wǎng)、串口和USB 等控制接口；以MAX2_EPM240為核
標(biāo)簽： ARM9 CPLD 輸入輸出 系統(tǒng)設(shè)計
上傳時間： 2013-05-27
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射頻和無線技術(shù)入門,絕對的從零開始，Caribbean j. Weisman 著
上傳時間： 2013-04-24
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目前大型風(fēng)電場遠(yuǎn)程監(jiān)控系統(tǒng)的研究和應(yīng)用，有實際意義
標(biāo)簽： 大型 風(fēng)電場 遠(yuǎn)程監(jiān)控系統(tǒng)
上傳時間： 2013-04-24
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隨著微電子技術(shù)的發(fā)展，可編程邏輯器件取得了迅速的發(fā)展，其功能日益強大，F(xiàn)PGA內(nèi)部可用邏輯資源飛速增長，近來推出的FPGA都針對數(shù)字信號處理的特點做了特定設(shè)計，集成了存儲器、鎖相環(huán)（PLL）、硬件乘法器、DSP模塊等，通過使用各個公司提供的FPGA開發(fā)軟件使用硬件描述語言，可以實現(xiàn)特定的信號處理算法，如FFT、FIR等算法，為電子設(shè)計工程師提供了新的選擇。實時圖像處理系統(tǒng)采用FPGA+DSP的結(jié)構(gòu)來完成整個復(fù)雜的圖像處理算法。將圖像處理算法進行分類，F(xiàn)PGA和DSP份協(xié)作發(fā)揮各自的長處，對于算法實現(xiàn)簡單、運算量大、實時性高的這類處理過程由大容量高性能的FPGA實現(xiàn)，DSP則用來處理經(jīng)過預(yù)處理后的圖像數(shù)據(jù)，來運行算法結(jié)構(gòu)復(fù)雜，乘加運算多的算法。整個系統(tǒng)主要包括FPGA處理單元、DSP處理單元以及PCI接口通訊三個部分。主要取得的了以下的研究成果：（1）研究了FPGA的工作原理及應(yīng)用，完成了Stratix芯片的選型。設(shè)計了數(shù)字圖像處理板的電路原理圖和PCB設(shè)計圖。并對電路板進行調(diào)試，工作正常。（2）完成了FPGA程序下載電纜的PCB電路設(shè)計，并調(diào)試成功，應(yīng)用到FPGA的調(diào)試下載配置中，取得了良好的實驗與經(jīng)濟效果。（3）充分利用FPGA的設(shè)計開發(fā)軟件與工具，完成了中值濾波、形態(tài)學(xué)濾波和自適應(yīng)閾值的FPGA實現(xiàn)，并給出了詳細(xì)的實現(xiàn)過程。將算法下載到FPGA芯片，經(jīng)過試驗調(diào)試，達(dá)到要求。（4）研究了PCI接口通訊的實現(xiàn)方式，選用PCI9054芯片實現(xiàn)通訊，完成PCI接口電路設(shè)計，經(jīng)過調(diào)試，實現(xiàn)了中斷、DMA等方式，滿足了數(shù)據(jù)傳輸?shù)囊蟆＃?）學(xué)習(xí)了C6701DSP芯片的工作特性以及內(nèi)部功能結(jié)構(gòu)，完成了DSP外圍存儲器的擴展、時鐘信號發(fā)生以及電源模塊等外圍電路的設(shè)計。
標(biāo)簽： FPGA DSP 紅外 圖像預(yù)處理
上傳時間： 2013-07-22
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該論文介紹二次雷達(dá)的基本概念、發(fā)展歷史、工作流程和運作機理以及單脈沖二次雷達(dá)的系統(tǒng)原理,并且對傳統(tǒng)的單脈沖二次雷達(dá)應(yīng)答信號處理器的硬件結(jié)構(gòu)進行改進,提出一種全新的應(yīng)答處理器硬件結(jié)構(gòu),即FPGA+DSP的混合結(jié)構(gòu).這種硬件結(jié)構(gòu)的特點是結(jié)構(gòu)靈活,有較強的通用性.該論文圍繞FPGA+DSP這種數(shù)字信號處理的硬件結(jié)構(gòu),闡述了它在單脈沖二次雷達(dá)應(yīng)答數(shù)字信號處理器中的應(yīng)用,使用VHDL語言設(shè)計FPGA程序,并且給出主要模塊的仿真結(jié)果.FPGA主要完成距離計數(shù)、方位計數(shù)、脈沖分解、產(chǎn)生應(yīng)答數(shù)據(jù)送給DSP、與PC104交換報表等功能.長時間的成功試驗表明,基于FPGA和DSP技術(shù)的二次雷達(dá)應(yīng)答信號處理器在3毫秒內(nèi)可以同時處理四個重疊應(yīng)答,計算所接收的每一個脈沖的到達(dá)方向,得到真實脈沖并且給出脈沖置信度.系統(tǒng)達(dá)到了預(yù)期的目的.該課題的另外一個重要意義是對傳統(tǒng)的二次監(jiān)視雷達(dá)應(yīng)答信號處理器進行了改進,使單脈沖二次雷達(dá)系統(tǒng)的應(yīng)答處理能力在可靠性、穩(wěn)定性和系統(tǒng)精度三個方面有質(zhì)的飛躍.
標(biāo)簽： FPGA DSP 二次雷達(dá) 處理器
上傳時間： 2013-04-24
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