基于Verilog-HDL的硬件電路的實(shí)現(xiàn)
9.5 脈沖周期的測(cè)量與顯示
9.5.1 脈沖周期的測(cè)量原理
9.5.2 周期計(jì)的工作原理
9.5.3 周期測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn)
9.5.4 forever循環(huán)語(yǔ)句的使用方法
9.5.5 disable禁止語(yǔ)句的使用方法
9.5.6 時(shí)標(biāo)信號(hào)發(fā)生模塊的設(shè)計(jì)與實(shí)現(xiàn)
9.5.7 周期計(jì)的Verilog-HDL描述
9.5.8 周期計(jì)的硬件實(shí)現(xiàn)
9.5.9 周期測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn)之二
9.5.10 改進(jìn)型周期計(jì)的Verilog-HDL描述
9.5.11 改進(jìn)型周期計(jì)的硬件實(shí)現(xiàn)
9.5.12 兩種周期計(jì)的對(duì)比
標(biāo)簽：
Verilog-HDL
周期
9.5
脈沖
上傳時(shí)間：
2015-09-16
上傳用戶：皇族傳媒
