大唐電信FPGA設(shè)計(jì)經(jīng)驗(yàn).pdf\r\n對(duì)初涉及FPGA者來(lái)說(shuō)，無(wú)疑是很好的指導(dǎo)。\r\n從開始就讓別人的經(jīng)驗(yàn)成為自己的習(xí)慣
標(biāo)簽： FPGA 大唐電信 設(shè)計(jì)經(jīng)驗(yàn)
上傳時(shí)間： 2013-08-30
上傳用戶：dyctj
VERILOG HDL 實(shí)際工控項(xiàng)目源碼\r\n開發(fā)工具 altera quartus2
標(biāo)簽： VERILOG HDL 工控 項(xiàng)目
上傳時(shí)間： 2013-09-05
上傳用戶：youmo81
對(duì)于學(xué)習(xí)PCB設(shè)計(jì)和ORCAD做原理圖的朋友有很大的幫助，的確不錯(cuò)的
上傳時(shí)間： 2013-09-09
上傳用戶：kinochen
Protel99畫的一款四層工控板內(nèi)容詳細(xì)，使用方便
上傳時(shí)間： 2013-09-13
上傳用戶：1397412112
介紹了一種新型線性自動(dòng)跟蹤工頻陷波器的電路結(jié)構(gòu)。該陷波器應(yīng)用于電子束曝光機(jī)束流測(cè)量電路中，用來(lái)抑制工頻干擾對(duì)測(cè)量精度的影響。基于對(duì)自動(dòng)跟蹤陷波器的基本工作原理分析，陷波器采用了頻率/電壓轉(zhuǎn)換器與壓控帶阻濾波器相結(jié)合的設(shè)計(jì)方案，成功地解決了工頻頻偏對(duì)常規(guī)工頻陷波器濾波性能的嚴(yán)重影響問(wèn)題。提出了提高抑制工頻干擾能力的設(shè)計(jì)要點(diǎn)和電路調(diào)試方法。通過(guò)性能指標(biāo)的測(cè)試和長(zhǎng)期實(shí)際運(yùn)行應(yīng)用，證明陷波器滿足了電子束測(cè)量中對(duì)工頻干擾進(jìn)行強(qiáng)抑制的要求，提高了電子束曝光機(jī)的制版質(zhì)量。
標(biāo)簽： 自動(dòng)跟蹤 工頻陷波器
上傳時(shí)間： 2013-11-13
上傳用戶：天涯
X電容是指跨于L-N之間的電容器， Y電容是指跨于L-G/N-G之間的電容器。(L=Line, N=Neutral, G=Ground).
標(biāo)簽： 電容
上傳時(shí)間： 2014-12-23
上傳用戶：haohao
針對(duì)科研實(shí)踐中需要采集大動(dòng)態(tài)范圍模擬信號(hào)的問(wèn)題，構(gòu)建基于可變?cè)鲆娣糯笃?369的數(shù)字AGC系統(tǒng)。采用基于雙斜率濾波技術(shù)的設(shè)計(jì)，給出AGC控制算法的實(shí)現(xiàn)流程，利用Matlab仿真引入算例證明算法的可行性，并討論算法中關(guān)鍵參數(shù)取值對(duì)控制精度的影響。實(shí)際系統(tǒng)達(dá)到50dB動(dòng)態(tài)范圍的設(shè)計(jì)目標(biāo)。
標(biāo)簽： AGC 動(dòng)態(tài)范圍 仿真
上傳時(shí)間： 2013-12-22
上傳用戶：lx9076
有時(shí)候，做元件封裝的時(shí)候，做得不是按中心設(shè)置為原點(diǎn)（不提倡這種做法），所以制成之后導(dǎo)出來(lái)的坐標(biāo)圖和直接提供給貼片廠的要求相差比較大。比如，以元件的某一個(gè)pin 腳作為元件的原點(diǎn)，明顯就有問(wèn)題，直接修改封裝的話，PCB又的重新調(diào)整。所以想到一個(gè)方法：把每個(gè)元件所有的管腳的X坐標(biāo)和Y坐標(biāo)分別求平均值，就為元件的中心。
標(biāo)簽： Layout Basic PADS Scr
上傳時(shí)間： 2013-11-01
上傳用戶：ccccccc
EDA （Electronic Design Automation）即“電子設(shè)計(jì)自動(dòng)化”，是指以計(jì)算機(jī)為工作平臺(tái)，以EDA軟件為開發(fā)環(huán)境，以硬件描述語(yǔ)言為設(shè)計(jì)語(yǔ)言，以可編程器件PLD為實(shí)驗(yàn)載體(包括CPLD、FPGA、EPLD等)，以集成電路芯片為目標(biāo)器件的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過(guò)程。“工欲善其事，必先利其器”，因此，EDA工具在電子系統(tǒng)設(shè)計(jì)中所占的份量越來(lái)越高。下面就介紹一些目前較為流行的EDA工具軟件。 PLD 及IC設(shè)計(jì)開發(fā)領(lǐng)域的EDA工具，一般至少要包含仿真器（Simulator）、綜合器（Synthesizer）和配置器（Place and Routing, P&R）等幾個(gè)特殊的軟件包中的一個(gè)或多個(gè)，因此這一領(lǐng)域的EDA工具就不包括Protel、PSpice、Ewb等原理圖和PCB板設(shè)計(jì)及電路仿真軟件。目前流行的EDA工具軟件有兩種分類方法：一種是按公司類別進(jìn)行分類，另一種是按功能進(jìn)行劃分。 若按公司類別分，大體可分兩類：一類是EDA 專業(yè)軟件公司，業(yè)內(nèi)最著名的三家公司是Cadence、Synopsys和Mentor Graphics；另一類是PLD器件廠商為了銷售其產(chǎn)品而開發(fā)的EDA工具，較著名的公司有Altera、Xilinx、lattice等。前者獨(dú)立于半導(dǎo)體器件廠商，具有良好的標(biāo)準(zhǔn)化和兼容性，適合于學(xué)術(shù)研究單位使用，但系統(tǒng)復(fù)雜、難于掌握且價(jià)格昂貴；后者能針對(duì)自己器件的工藝特點(diǎn)作出優(yōu)化設(shè)計(jì)，提高資源利用率，降低功耗，改善性能，比較適合產(chǎn)品開發(fā)單位使用。 若按功能分，大體可以分為以下三類。 (1) 集成的PLD/FPGA開發(fā)環(huán)境 由半導(dǎo)體公司提供，基本上可以完成從設(shè)計(jì)輸入（原理圖或HDL）→仿真→綜合→布線→下載到器件等囊括所有PLD開發(fā)流程的所有工作。如Altera公司的MaxplusⅡ、QuartusⅡ，Xilinx公司的ISE，Lattice公司的 ispDesignExpert等。其優(yōu)勢(shì)是功能全集成化，可以加快動(dòng)態(tài)調(diào)試，縮短開發(fā)周期；缺點(diǎn)是在綜合和仿真環(huán)節(jié)與專業(yè)的軟件相比，都不是非常優(yōu)秀的。 (2) 綜合類 這類軟件的功能是對(duì)設(shè)計(jì)輸入進(jìn)行邏輯分析、綜合和優(yōu)化，將硬件描述語(yǔ)句（通常是系統(tǒng)級(jí)的行為描述語(yǔ)句）翻譯成最基本的與或非門的連接關(guān)系（網(wǎng)表），導(dǎo)出給PLD/FPGA廠家的軟件進(jìn)行布局和布線。為了優(yōu)化結(jié)果，在進(jìn)行較復(fù)雜的設(shè)計(jì)時(shí)，基本上都使用這些專業(yè)的邏輯綜合軟件，而不采用廠家提供的集成PLD/FPGA開發(fā)工具。如Synplicity公司的Synplify、Synopsys公司的FPGAexpress、FPGA Compiler Ⅱ等。 (3) 仿真類 這類軟件的功能是對(duì)設(shè)計(jì)進(jìn)行模擬仿真，包括布局布線（P&R）前的“功能仿真”（也叫“前仿真”）和P&R后的包含了門延時(shí)、線延時(shí)等的“時(shí)序仿真”（也叫“后仿真”）。復(fù)雜一些的設(shè)計(jì)，一般需要使用這些專業(yè)的仿真軟件。因?yàn)橥瑯拥脑O(shè)計(jì)輸入，專業(yè)軟件的仿真速度比集成環(huán)境的速度快得多。此類軟件最著名的要算Model Technology公司的Modelsim，Cadence公司的NC-Verilog/NC-VHDL/NC-SIM等。 以上介紹了一些具代表性的EDA 工具軟件。它們?cè)谛阅苌细饔兴L(zhǎng)，有的綜合優(yōu)化能力突出，有的仿真模擬功能強(qiáng)，好在多數(shù)工具能相互兼容，具有互操作性。比如Altera公司的 QuartusII集成開發(fā)工具，就支持多種第三方的EDA軟件，用戶可以在QuartusII軟件中通過(guò)設(shè)置直接調(diào)用Modelsim和 Synplify進(jìn)行仿真和綜合。 如果設(shè)計(jì)的硬件系統(tǒng)不是很大，對(duì)綜合和仿真的要求不是很高，那么可以在一個(gè)集成的開發(fā)環(huán)境中完成整個(gè)設(shè)計(jì)流程。如果要進(jìn)行復(fù)雜系統(tǒng)的設(shè)計(jì)，則常規(guī)的方法是多種EDA工具協(xié)調(diào)工作，集各家之所長(zhǎng)來(lái)完成設(shè)計(jì)流程。
上傳時(shí)間： 2013-11-19
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LAYOUT REPORT .............. 1 目錄.................. 1 1. PCB LAYOUT 術(shù)語(yǔ)解釋(TERMS)......... 2 2. Test Point : ATE 測(cè)試點(diǎn)供工廠ICT 測(cè)試治具使用............ 2 3. 基準(zhǔn)點(diǎn) (光學(xué)點(diǎn)) -for SMD:........... 4 4. 標(biāo)記 (LABEL ING)......... 5 5. VIA HOLE PAD................. 5 6. PCB Layer 排列方式...... 5 7.零件佈置注意事項(xiàng) (PLACEMENT NOTES)............... 5 8. PCB LAYOUT 設(shè)計(jì)............ 6 9. Transmission Line ( 傳輸線 )..... 8 10.General Guidelines – 跨Plane.. 8 11. General Guidelines – 繞線....... 9 12. General Guidelines – Damping Resistor. 10 13. General Guidelines - RJ45 to Transformer................. 10 14. Clock Routing Guideline........... 12 15. OSC & CRYSTAL Guideline........... 12 16. CPU
上傳時(shí)間： 2013-12-20
上傳用戶：康郎
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