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可調升壓電路

  • 占空比可調矩形波產生電路

    占空比可調矩形波產生電路 multisim仿真

    標簽: 矩形波 產生電路

    上傳時間: 2013-11-08

    上傳用戶:zhengjian

  • 波形及序列信號發生器設計

    設計由555、移位寄存器、D/A轉換器、PLD等器件構成的多路序列信號輸出和階梯波輸出的發生器電路,重點學習555、D/A轉換器及可編程邏輯器件的原理及應用方法。用Proteus軟件仿真;實驗測試技術指標及功能、繪制信號波形。

    標簽: 波形 序列信號 發生器

    上傳時間: 2013-11-03

    上傳用戶:crazyer

  • 多路復用器、模擬開關設計指南

    多路復用器、模擬開關設計指南

    標簽: 多路復用器 模擬開關 設計指南

    上傳時間: 2013-11-22

    上傳用戶:guojin_0704

  • ISA總線多通道控制電路方案

    該電路集成了16路光耦隔離輸入電路和8路繼電器輸出電路,可在ISA總線的控制下完成數據信號、指令信號和電源信號的輸入輸出。實際應用結果表明,該多通道控制電路的信號分配傳輸頻率可達6.5 MHz,完全達到設計要求;該電路按國家軍用標準設計定型,在測試領域具有廣闊的應用前景。

    標簽: ISA 總線 多通道 控制電路

    上傳時間: 2013-11-24

    上傳用戶:zhangfx728

  • 適合過程控制應用的完全可編程通用模擬前端

      本電路針對過程控制應用提供一款完全可編程的通用模擬前端(AFE),支持2/3/4線RTD配置、帶冷結補償的熱電偶輸入、單極性和雙極性輸入電壓、4 mA至20 mA輸入,串行控制的8通道單刀單擲開關ADG1414用于配置選定的測量模式。

    標簽: 過程 控制應用 可編程 模擬前端

    上傳時間: 2013-10-23

    上傳用戶:taozhihua1314

  • 線性及邏輯器件選擇指南

    緒論 3線性及邏輯器件新產品優先性計算領域4PCI Express®多路復用技術USB、局域網、視頻多路復用技術I2C I/O擴展及LED驅動器RS-232串行接口靜電放電(ESD)保護服務器/存儲10GTL/GTL+至LVTTL轉換PCI Express信號開關多路復用I2C及SMBus接口RS-232接口靜電放電保護消費醫療16電源管理信號調節I2C總線輸入/輸出擴展電平轉換靜電放電保護 手持設備22電平轉換音頻信號路由I2C基帶輸入/輸出擴展可配置小邏輯器件靜電放電保護鍵區控制娛樂燈光顯示USB接口工業自動化31接口——RS-232、USB、RS-485/422繼電器及電機控制保持及控制:I2C I/O擴展信號調節便攜式工業(掌上電腦/掃描儀) 36多路復用USB外設卡接口接口—RS-232、USB、RS-485/422I2C控制靜電放電保護 對于任意外部接口連接器的端口來說,靜電放電的沖擊一直是對器件可靠性的威脅。許多低電壓核心芯片或系統級的特定用途集成電路(ASIC)提供了器件級的人體模型(HBM)靜電放電保護,但無法應付系統級的靜電放電。一個卓越的靜電放電解決方案應該是一個節省空間且經濟高效的解決方案,可保護系統的相互連接免受外部靜電放電的沖擊。

    標簽: 線性 邏輯器件 選擇指南

    上傳時間: 2013-10-18

    上傳用戶:mikesering

  • 一種DDS任意波形發生器的ROM優化方法

    提出了一種改進的基于直接頻率合成技術(DDS)的任意波形發生器在現場可編程門陣列(FPGA)上的實現方法。首先將三角波、正弦波、方波和升/降鋸齒波的波形數據寫入片外存儲器,當調用時再將相應的數據移入FPGA的片上RAM,取代分區塊的將所有類型波形數據同時存儲在片上RAM中的傳統方法;再利用正弦波和三角波的波形在4個象限的對稱性以及鋸齒波的線性特性,通過硬件反相器對波形數據和尋址地址值進行處理,實現了以1/4的數據量還原出精度不變的模擬信號,從而將整體的存儲量減小為原始設計方案的5%。經驗證,這種改進方法正確可行,能夠大大降低開發成本。

    標簽: DDS ROM 任意波形發生器

    上傳時間: 2013-12-25

    上傳用戶:日光微瀾

  • 振蕩電路的設計-實用電子路

    振蕩電路的設計-實用電子路

    標簽: 振蕩電路 電子

    上傳時間: 2013-11-02

    上傳用戶:moerwang

  • 20路單個依次流水燈電路圖設計

    通過NE555的巧妙使用,構成的以NE555和CD40017為一體的二十路流水燈

    標簽: 流水燈 電路圖設計

    上傳時間: 2013-10-26

    上傳用戶:lalaruby

  • HDL的可綜合設計簡介

    本文簡單探討了verilog HDL設計中的可綜合性問題,適合HDL初學者閱讀     用組合邏輯實現的電路和用時序邏輯實現的   電路要分配到不同的進程中。   不要使用枚舉類型的屬性。   Integer應加范圍限制。    通常的可綜合代碼應該是同步設計。   避免門級描述,除非在關鍵路徑中。

    標簽: HDL 綜合設計

    上傳時間: 2013-10-21

    上傳用戶:smallfish

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