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以半連續隱含馬爾可夫模型HMM 為例,分析了影響Viterbi算法效率的主要原因,討論了提高該算法效率的3種實用策略,即碼本剪枝、Beam剪枝及降低精度,在保證一定識別率的前提下,使得搜索處理更加有效,提高了搜索的速度
上傳時間： 2013-12-26
上傳用戶：gengxiaochao
精選一個 uC/OS-II Porting 於一般業界使用之 MSP430F1132 開發板上任務調度的例程,於 app.c 內建構了一個可於此開發板上 Port 1.0 驅動 LED 閃爍任務工程,全例程於 IAR MSP430 V3.42A 下編譯,同時亦將此工程設好斷點可方便於 Simulator 內直接觀測 uC/OS 任務調度狀態.
上傳時間： 2015-12-14
上傳用戶：skfreeman
摘要 總線上的節點是網絡上的信息接收和發送站 智能節點能通過編程設置工作方式 地址 波 CAN ID 它主要由單片機和可編程的 通信控制器組成 本文介紹這類節點的硬件設計和軟件設計 其中 特率等參數 CAN 軟件設計包括 的初始化 發送和接收等應用中的最基本 SJA
上傳時間： 2013-12-24
上傳用戶：kernaling
可計算itemset<=5以下的高頻項目集
上傳時間： 2016-04-02
上傳用戶：lili123
VHDL語言實驗數字鍾功能,可手動調時,設定閙鍾等
標簽： VHDL
上傳時間： 2014-12-20
上傳用戶：2467478207
MS P430 C 和匯編的嵌套采用C 語言進行程序設計,可大大提高軟件開發效 率,增強代碼的可靠性、可讀性和可移植性,使設計者可以 將更多注意力集中在所需實現的功能上。16 位精簡指令 集的MSP430 系列單片機,具有很強的處理能力,并具有 十進制加法指令和多條模擬指令。采用匯編語言能最大 限度發揮MSP430 的指令特性,提高執行效率,并且某些 時序要求嚴格的程序必須使用匯編語言設計。實現兩種 語言的嵌套能使開發者兼顧二者的優勢。IAR 公司為 MSP430 系列單片機提供的C430 編譯器允許匯編語言模 塊與C 語言模塊進行無縫嵌套。
上傳時間： 2013-12-17
上傳用戶：llandlu
提出了一個采用(2,1,7)卷積碼+QPSK的中頻調制解調方案,并在Xilinx公司的100萬 門FPGA芯片上實現了該系統。該系統在信噪比SNR為6dB左右時可實現速率超過1Mbit/s、誤碼率 小于10-5的數據傳輸。
上傳時間： 2014-01-05
上傳用戶：exxxds
L2_1.m: 二維迴旋積(程式) L2_2.m: 矩陣的直積(程式) L2_3.m: 馬可夫鏈的轉移機率(程式)
標簽： 程式
上傳時間： 2013-12-14
上傳用戶：dongbaobao
TI DSP 54x系列實現音頻信號的u率壓縮運算。在達盛科技的實驗臺上測試通過。有程序詳細的注釋。可作參考。。
上傳時間： 2014-01-15
上傳用戶：aysyzxzm
現場可編程門陣列(FPGA，Field Programmable Gate Array)是可編程邏輯器件的一種，它的出現是隨著微電子技術的發展，設計與制造集成電路的任務已不完全由半導體廠商來獨立承擔。系統設計師們更愿意自己設計專用集成電路(ASIC，Application Specific Integrated Circuit)．芯片，而且希望ASIC的設計周期盡可能短，最好是在實驗室里就能設計出合適的ASIC芯片，并且立即投入實際應用之中。現在，FPGA已廣泛地運用于通信領域、消費類電子和車用電子。 本文中涉及的I/O端口模塊是FPGA中最主要的幾個大模塊之一，它的主要作用是提供封裝引腳到CLB之間的接口，將外部信號引入FPGA內部進行邏輯功能的實現并把結果輸出給外部電路，并且根據需要可以進行配置來支持多種不同的接口標準。FPGA允許使用者通過不同編程來配置實現各種邏輯功能，在IO端口中它可以通過選擇配置方式來兼容不同信號標準的I/O緩沖器電路。總體而言，可選的I/O資源的特性包括：IO標準的選擇、輸出驅動能力的編程控制、擺率選擇、輸入延遲和維持時間控制等。 本文是關于FPGA中多標準兼容可編程輸入輸出電路(Input/Output Block)的設計和實現，該課題是成都華微電子系統有限公司FPGA大項目中的一子項，目的為在更新的工藝水平上設計出能夠兼容單端標準的I/O電路模塊；同時針對以前設計的I/O模塊不支持雙端標準的缺點，要求新的電路模塊中擴展出雙端標準的部分。文中以低壓雙端差分標準(LVDS)為代表構建雙端標準收發轉換電路，與單端標準比較，LVDS具有很多優點： (1)LVDS傳輸的信號擺幅小，從而功耗低，一般差分線上電流不超過4mA，負載阻抗為100Ω。這一特征使它適合做并行數據傳輸。 (2)LVDS信號擺幅小，從而使得該結構可以在2.5V的低電壓下工作。 (3)LVDS輸入單端信號電壓可以從0V到2.4V變化，單端信號擺幅為400mV，這樣允許輸入共模電壓從0.2V到2.2V范圍內變化，也就是說LVDS允許收發兩端地電勢有±1V的落差。 本文采用0.18μm1.8V/3.3V混合工藝，輔助Xilinx公司FPGA開發軟件ISE，設計完成了可以用于Virtex系列各低端型號FPGA的IOB結構，它有靈活的可配置性和出色的適應能力，能支持大量的I/O標準，其中包括單端標準，也包括雙端標準如LVDS等。它具有適應性的優點、可選的特性和考慮到被文件描述的硬件結構特征，這些特點可以改進和簡化系統級的設計，為最終的產品設計和生產打下基礎。設計中對包括20種IO標準在內的各電器參數按照用戶手冊描述進行仿真驗證，性能參數已達到預期標準。
上傳時間： 2013-05-15
上傳用戶：shawvi
