基于使用戶刷卡消費的數據可進行采集存儲的目的，采用了在FPGA平臺上設計一種射頻卡實時消費記錄系統的方法。該系統采用了FATFS文件系統，可將用戶數據及時保存到SD卡之中。通過對軟硬件模塊和上位機的設計，采用FPGA為開發平臺，對用戶刷卡消費的記錄寫入到SD卡中。利用SD卡的移動性，可方便地實現與計算機的數據交換，達到數據分析的目的。此法便于客戶對消費記錄的核對，具有實際商業價值。
上傳時間： 2013-11-17
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為了在小型音樂廣播系統中實現對10路發射信號傳輸頻點的控制和對音樂類型數據的接收及存儲，提出了一種基于ATmega16單片機和BH1415F調頻芯片的播控端軟件設計方案并給出了調試仿真方法。該方案中采用ATmega16單片機從I2C主設備接收音樂類型數據、頻點控制數據，并且將頻點控制數據處理后，轉發給BH1415調頻芯片，實現頻點控制；將音樂類型數據存儲起來，供語音錄放模塊控制播放順序用。調試仿真和實際應用結果表明，本方案可正確控制調制頻點，高效接收和存儲音樂類型數據。
上傳時間： 2013-10-17
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傳統的機械式墻壁開關，是一開一關的簡單控制方式，且大多是在86型暗盒上實現的。要想在86×86×50的暗盒里實現射頻遙控開關，就必須考慮到幾個因素：86型暗盒的空間；只有l 根火線，無零線，不能再布線；不能影響被控電器原功能的使用；1個遙控器(即上位機中央集成控制系統)實現對多個開關終端控制(一對多)，并且與其他遙控器不能發生沖突。
上傳時間： 2013-10-17
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單片射頻收發器nrf905由頻率合成器、接收解調器、功率放大器、晶體振蕩器和調制器等組成, 不需外加聲表濾波器.
上傳時間： 2013-11-19
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論文導出了分集增益與空間復用增益間的最佳折衷關系式。該關系式為階梯遞減右連續函數，階梯數等于接收天線數目。分集增益的取值與分組長度有關，只有當分組長度不小于發射天線數目時才能獲得滿分集增益。折衷關系表明，采用合適的空時編碼可以同時獲得分集增益和空間復用增益，但是兩種增益不能同時達到最大。由最佳折衷關系可以推測一定空間復用增益時可得到的最大分集增益，以及一定分集增益時能獲得的最大空間復用增益
上傳時間： 2013-11-07
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用二端口S-參數來表征差分電路的特性■ Sam Belkin差分電路結構因其更好的增益，二階線性度，突出的抗雜散響應以及抗躁聲性能而越來越多地被人們采用。這種電路結構通常需要一個與單端電路相連接的界面，而這個界面常常是采用“巴倫”器件（Balun），這種巴倫器件提供了平衡結構-到-不平衡結構的轉換功能。要通過直接測量的方式來表征平衡電路特性的話，通常需要使用昂貴的四端口矢量網絡分析儀。射頻應用工程師還需要確定幅值和相位的不平衡是如何影響差分電路性能的。遺憾的是，在射頻技術文獻中，很難找到一種能表征電路特性以及衡量不平衡結構所產生影響的好的評估方法。這篇文章的目的就是要幫助射頻應用工程師們通過使用常規的單端二端口矢量網絡分析儀來準確可靠地解決作為他們日常工作的差分電路特性的測量問題。本文介紹了一些用來表征差分電路特性的實用和有效的方法， 特別是差分電壓，共模抑制（CMRR），插入損耗以及基于二端口S-參數的差分阻抗。差分和共模信號在差分電路中有兩種主要的信號類型：差分模式或差分電壓Vdiff 和共模電壓Vcm（見圖2）。它們各自的定義如下[1]：• 差分信號是施加在平衡的3 端子系統中未接地的兩個端子之上的• 共模信號是相等地施加在平衡放大器或其它差分器件的未接地的端子之上。
上傳時間： 2013-10-14
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本書涉及了有關微波電路的幾乎全部內容，主要包括微波電路概念、多端口網絡、參量與測量方法、電路穩定性、各種微波元件與器件、微波電路的噪聲分析、脈沖微波電路、非線性效應等，最后還給出了1.25ghz的放大器、振蕩器、濾波器的設計實例。本書的內容有助于解答讀者在設計、分析射頻/微波放大器、振蕩器、濾波器的過程中可能遇到的、有關元件和電路特性的所有問題。
上傳時間： 2014-12-31
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重點討論芯片級和PCB級射頻電路設計和測試中經常遇到的阻抗匹配、接地、單端到差分轉換、容差分析、噪聲與增益和靈敏度、非線性和雜散波等關鍵問題。
上傳時間： 2013-10-30
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熟悉VB的朋友對使用ActiveX控件一定不會陌生，眾多控件極大地方便了編程，但唯一的缺陷是不能動態加載控件，必須在設計時通過引用，將控件放置在窗體上。VB6.0已能夠解決該問題，只是幫助中沒有明確說明，并且沒有描述到一些關鍵功能，由于以前的版本中可以動態創建進程外服務：如果對象是外部可創建的，可在 Set 語句中用 New 關鍵字、CreateObject 或 GetObject 從部件外面將對象引用賦予變量。如果對象是從屬對象，則需使用高層對象的方法，在 Set 語句中指定一個對象引用：
上傳時間： 2014-01-26
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賽靈思推出業界首款自動化精細粒度時鐘門控解決方案，該解決方案可將 Virtex®-6 和 Spartan®-6 FPGA 設計方案的動態功耗降低高達 30%。賽靈思智能時鐘門控優化可自動應用于整個設計，既無需在設計流程中添加更多新的工具或步驟，又不會改變現有邏輯或時鐘，從而避免設計修改。此外，在大多數情況下，該解決方案都能保留時序結果。
上傳時間： 2015-01-02
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