基于FPGA的快速反正切運(yùn)算實(shí)現(xiàn)方法可以用于解調(diào)的相位計(jì)算
標(biāo)簽： FPGA 反正切 運(yùn)算 實(shí)現(xiàn)方法
上傳時(shí)間： 2013-08-14
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功能：返回雙精度參數(shù)的反全余弦的三角函數(shù)值 返回返回雙精度參數(shù)y和x的數(shù)值由公式y(tǒng)/x計(jì)算的反正切三角函數(shù)值
標(biāo)簽： 精度 參數(shù) 三角函數(shù) 數(shù)值
上傳時(shí)間： 2014-10-31
上傳用戶：dongbaobao
用CORDIC算法實(shí)現(xiàn)的2參數(shù)反正切。結(jié)果的精度與CORDIC的迭代次數(shù)有關(guān)，迭代次數(shù)越多，精度越高。本例子中精確到小數(shù)點(diǎn)后4位。要提高迭代次數(shù)，還得把增加1QN格式的位數(shù)，比如32位long，程序多處需要修改，有需要的話自己改吧。
標(biāo)簽： CORDIC 算法 參數(shù) 反正切
上傳時(shí)間： 2014-05-28
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用cordic算法來實(shí)現(xiàn)求解正弦,余弦及反正切的FPGA實(shí)現(xiàn)原代碼
上傳時(shí)間： 2013-12-20
上傳用戶：1583060504
用TIGER SHARC DSP201實(shí)現(xiàn)反正切函數(shù),atan2(y,x) 高精度
標(biāo)簽： TIGER SHARC atan DSP
上傳時(shí)間： 2016-05-11
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基于FPGA的快速反正切運(yùn)算實(shí)現(xiàn)方法可以用于解調(diào)的相位計(jì)算
標(biāo)簽： FPGA 反正切 運(yùn)算 實(shí)現(xiàn)方法
上傳時(shí)間： 2013-12-12
上傳用戶：siguazgb
使用verilog語言完成了基于cordic算法求反正切的計(jì)算，精度為8次迭代
標(biāo)簽： verilog cordic 語言 算法
上傳時(shí)間： 2017-01-23
上傳用戶：壞天使kk
使用CORDIC算法求算反正切值，非常實(shí)用，大家可以下來
上傳時(shí)間： 2014-01-04
上傳用戶：change0329
自己寫的cordic 的 64位計(jì)算反正切的程序，
標(biāo)簽： cordic 計(jì)算 反正切 程序
上傳時(shí)間： 2017-05-13
上傳用戶：tb_6877751
電壓空間矢量脈沖寬度調(diào)制技術(shù)是一種性能優(yōu)越、易于數(shù)字化實(shí)現(xiàn)的脈沖寬度調(diào)制方案。在常規(guī)SVPWM算法中，判定等效電壓空間矢量所處扇區(qū)位置時(shí)需要進(jìn)行坐標(biāo)旋轉(zhuǎn)和反正切三角函數(shù)的運(yùn)算，計(jì)算特定電壓空間矢量作用時(shí)間時(shí)需要進(jìn)行正弦、余弦三角函數(shù)的運(yùn)算以及過飽和情況下的歸一化處理過程，同時(shí)，在整個(gè)SVPWM算法中還包含了無理數(shù)的運(yùn)算，這些復(fù)雜計(jì)算不可避免地會(huì)產(chǎn)生大量計(jì)算誤差，對高精度實(shí)時(shí)控制產(chǎn)生不可忽視的影響，而且這些復(fù)雜運(yùn)算的計(jì)算量大，對系統(tǒng)的處理速度要求高，程序設(shè)計(jì)復(fù)雜，系統(tǒng)運(yùn)行時(shí)間長，占用系統(tǒng)資源多。因此，從工程實(shí)際應(yīng)用的角度出發(fā)，需要對常規(guī)SVPWM算法進(jìn)行優(yōu)化設(shè)計(jì)。 本文提出的優(yōu)化SVPWM算法，只需進(jìn)行普通的四則運(yùn)算，計(jì)算非常簡單，克服了上述常規(guī)SVPWM算法中的缺點(diǎn)，同時(shí)，采用交叉分配零電壓空間矢量，并將零電壓空間矢量的切換點(diǎn)置于各扇區(qū)中點(diǎn)的方法，達(dá)到降低三相橋式逆變電路中開關(guān)器件開關(guān)損耗的目的。SVPWM算法要求高速的數(shù)據(jù)處理能力，傳統(tǒng)的MCU、DSP都難以滿足其要求，而具有高速數(shù)據(jù)處理能力的FPGA/CPLD則可以很好的實(shí)現(xiàn)SVPWM的控制功能，在實(shí)時(shí)性、靈活性等方面有著MCU、DSP無法比擬的優(yōu)越性。本文利用MATLAB/Simulink軟件對優(yōu)化的SVPWM系統(tǒng)原型進(jìn)行建模和仿真，當(dāng)仿真效果達(dá)到SVPWM系統(tǒng)控制要求后，在XilinxISE環(huán)境下采用硬件描述語言設(shè)計(jì)輸入方法與原理圖設(shè)計(jì)輸入方法相結(jié)合的混合設(shè)計(jì)輸入方法進(jìn)行FPGA/CPLD的電路設(shè)計(jì)與輸入，建立相同功能的SVPWM系統(tǒng)模型，然后利用ISESimulator（VHDL/Verilog）仿真器進(jìn)行功能仿真和性能分析，驗(yàn)證了本文提出的SVPWM優(yōu)化設(shè)計(jì)方案的可行性和有效性。
標(biāo)簽： FPGACPLD SVPWM 算法優(yōu)化
上傳時(shí)間： 2013-06-27
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