目前的國(guó)內(nèi)的CCD高清攝相頭能夠輸出一組視頻信號(hào)和數(shù)字圖像信號(hào)，雖然視頻信號(hào)能夠直接在監(jiān)視器顯示，但是輸出的數(shù)字圖像信號(hào)占用存儲(chǔ)空間太大，不便于進(jìn)行傳輸。本文設(shè)計(jì)了一種基于FPGA的數(shù)字圖像壓縮卡。 在過(guò)去的十幾年中，國(guó)際標(biāo)準(zhǔn)化組織制訂了一系列的國(guó)際視頻編碼標(biāo)準(zhǔn)并廣泛應(yīng)用到各種領(lǐng)域。It.264/AVC是ITU-T和ISO聯(lián)合推出的新標(biāo)準(zhǔn)，采用了近幾年視頻編碼方面的先進(jìn)技術(shù)，以較高編碼效率和網(wǎng)絡(luò)友好性成為新一代國(guó)際視頻編碼標(biāo)準(zhǔn)。 新發(fā)展的H．264/AVC比原有的視頻編碼標(biāo)準(zhǔn)大幅度提高了編碼效率，但其運(yùn)算復(fù)雜度也大大增加，本文簡(jiǎn)要分析了H．264/AVC的復(fù)雜度及其優(yōu)化的途徑，給出了主要模塊的優(yōu)化算法實(shí)驗(yàn)結(jié)果。 H．264/AVC仍基于以前視頻編碼標(biāo)準(zhǔn)的運(yùn)動(dòng)補(bǔ)償混合編碼方案，主要不同有：增強(qiáng)的運(yùn)動(dòng)預(yù)測(cè)能力，準(zhǔn)確匹配的較小塊變換，自適應(yīng)環(huán)內(nèi)濾波器，增強(qiáng)的熵編碼。測(cè)試結(jié)果表明這些新特征使H．264/AVC編碼器提高50％編碼效率的同時(shí)，增加了一個(gè)數(shù)量級(jí)的復(fù)雜度。實(shí)際中恰當(dāng)?shù)厥褂肏．264/AVC編碼工具可以較低的實(shí)現(xiàn)復(fù)雜度得到與復(fù)雜配置相當(dāng)?shù)木幋a效率。故實(shí)際編碼系統(tǒng)開(kāi)發(fā)需要在運(yùn)算復(fù)雜性和編碼效率之間進(jìn)行折衷、兼顧考慮。H．264/AVC引入的新編碼特征既增加基本模塊的復(fù)雜度，也成倍增加算法的復(fù)雜度。針對(duì)它們的作用和實(shí)現(xiàn)方法的不同，可采用不同的硬件實(shí)現(xiàn)方法。本文基于上述思路進(jìn)行優(yōu)化，具體的工作包括：針對(duì)去塊濾波的復(fù)雜性，本文提出一種適合硬件實(shí)現(xiàn)的算法，使其在節(jié)省了資源的同時(shí)，很好的達(dá)到了標(biāo)準(zhǔn)所定義的性能。針對(duì)變換量化的復(fù)雜性，本文提出一種既滿足整體的硬件流水結(jié)構(gòu)，又極大的降低了硬件資源的實(shí)現(xiàn)方法。針對(duì)碼率控制的實(shí)現(xiàn)，本文提出了一種有別于傳統(tǒng)實(shí)現(xiàn)方式的算法，在保證實(shí)時(shí)性的同時(shí)，極大的提高了編碼器的性能。本文基于上述算法還進(jìn)行Baseline Profile編碼器的研究，給出了一種實(shí)時(shí)編碼器結(jié)構(gòu)，實(shí)現(xiàn)了對(duì)高清圖像格式(720P)的實(shí)時(shí)編碼，并將其和當(dāng)前業(yè)界先進(jìn)水平進(jìn)行了對(duì)比，表明本文所實(shí)現(xiàn)得結(jié)構(gòu)能夠達(dá)到當(dāng)前業(yè)界的先進(jìn)水平。
上傳時(shí)間： 2013-07-23
上傳用戶：yepeng139
現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)是一種可實(shí)現(xiàn)多層次邏輯器件。基于SRAM的FPGA結(jié)構(gòu)由邏輯單元陣列來(lái)實(shí)現(xiàn)所需要的邏輯函數(shù)。FPGA中，互連線資源是預(yù)先定制的，這些資源是由各種長(zhǎng)度的可分割金屬線，緩沖器和．MOS管實(shí)現(xiàn)的，所以相對(duì)于ASIC中互連線所占用的面積更大。為了節(jié)省芯片面積，一般都采用單個(gè)MOS晶體管來(lái)連接邏輯資源。MOS晶體管的導(dǎo)通電阻可以達(dá)到千歐量級(jí)，可分割金屬線段的電阻相對(duì)于MOS管來(lái)說(shuō)是可以忽略的，然而它和地之間的電容達(dá)到了0.1pf[1]。為了評(píng)估FPGA的性能，用HSPICE仿真模型雖可以獲得非常精確的結(jié)果，但是基于此模型需要花費(fèi)太多的時(shí)間。這在基于時(shí)序驅(qū)動(dòng)的工藝映射和布局布線以及靜態(tài)時(shí)序分析中都是不可行的。于是，非常迫切地需要一種快速而精確的模型。 FPGA中連接盒、開(kāi)關(guān)盒都是由MOS管組成的。FPGA中的時(shí)延很大部分取決于互連，而MOS傳輸晶體管在互連中又占了很大的比重。所以對(duì)于MOS管的建模對(duì)FPGA時(shí)延估算有很大的影響意義。對(duì)于MOS管，Muhammad[15]采用導(dǎo)通電阻來(lái)代替MOS管，然后用。Elmore[3]時(shí)延和Rubinstein[4]時(shí)延模型估算互連時(shí)延。Elmore時(shí)延用電路的一階矩來(lái)近似信號(hào)到達(dá)最大值50％時(shí)的時(shí)延，而Rubinstein也是通過(guò)計(jì)算電路的一階矩估算時(shí)延的上下邊界來(lái)估算電路的時(shí)延，然而他們都是用來(lái)計(jì)算RC互連時(shí)延。傳輸管是非線性器件，所以沒(méi)有一個(gè)固定的電阻，這就造成了Elmore時(shí)延和Rubinstein時(shí)延模型的過(guò)于近似的估算，對(duì)整體評(píng)估FPGA的性能帶來(lái)負(fù)面因素。 本論文提出快速而精確的現(xiàn)場(chǎng)可編程門(mén)陣列FPGA中的互連資源MOS傳輸管時(shí)延模型。首先從階躍信號(hào)推導(dǎo)出適合50％時(shí)延的等效電阻模型，然后在斜坡輸入的時(shí)候，給出斜坡輸入時(shí)的時(shí)延模型，并且給出等效電容的計(jì)算方法。結(jié)果驗(yàn)證了我們精確的時(shí)延模型在時(shí)間上的開(kāi)銷(xiāo)少的性能。 在島型FPGA中，單個(gè)傳輸管能夠被用來(lái)作為互連線和互連線之間的連接，或者互連線和管腳之間的連接，如VPR把互連線和管腳作為布線資源，管腳只能單獨(dú)作為輸入或者輸出管腳，以致于它們不是一個(gè)線網(wǎng)的起點(diǎn)就是線網(wǎng)的終點(diǎn)。而這恰恰忽略了管腳實(shí)際在物理上可以作為互連線來(lái)使用的情況(VPR認(rèn)為dogleg現(xiàn)象本身對(duì)性能提高不多)。本論文通過(guò)對(duì)dogleg現(xiàn)象進(jìn)行了探索，并驗(yàn)證了在使用SUBSET開(kāi)關(guān)盒的情況下，dogleg能提高FPGA的布通率。
上傳時(shí)間： 2013-07-24
上傳用戶：yezhihao
LM3S系列UART例程：以FIFO中斷方式發(fā)送
上傳時(shí)間： 2013-04-24
上傳用戶：也一樣請(qǐng)求
LM3S系列UART例程：以FIFO中斷方式接收
上傳時(shí)間： 2013-05-20
上傳用戶：zklh8989
LM3S系列UART例程：以FIFO中斷方式接收
上傳時(shí)間： 2013-06-12
上傳用戶：米卡
ALLEGRO 約束規(guī)則設(shè)置步驟（以DDR 為例）
上傳時(shí)間： 2013-06-28
上傳用戶：515414293
基于FPGA的PCI接口設(shè)計(jì)的源代碼以及其仿真測(cè)試文件
標(biāo)簽： FPGA PCI 接口設(shè)計(jì) 仿真測(cè)試
上傳時(shí)間： 2013-08-05
上傳用戶：lou45566
摘要：本文主要介紹以CPLD 芯片進(jìn)行十字路口的交通燈的設(shè)計(jì)，用CPLD 作為交通燈控制器的主控芯片，采用VHDL\r\n語(yǔ)言編寫(xiě)控制程序，利用CPLD的可重復(fù)編程和在動(dòng)態(tài)系統(tǒng)重構(gòu)的特性，大大地提高了數(shù)字系統(tǒng)設(shè)計(jì)的靈活性和通用性。\r\n關(guān)鍵詞：CPLD；VHDL；交通燈控制器\r\n中圖分類(lèi)號(hào)：TP39\r\nAbstract ：This paper introduces the electronic-traffic lamp, which is based on the VHDL and is com
上傳時(shí)間： 2013-08-11
上傳用戶：aesuser
一篇關(guān)于使用cordic實(shí)現(xiàn)動(dòng)態(tài)配置以提高FPGA的整體性能的高效算法具體詳解，很實(shí)用哦
標(biāo)簽： cordic FPGA 動(dòng)態(tài)配置 性能
上傳時(shí)間： 2013-08-13
上傳用戶：a471778
基于ARM 微控制器配置FPGA 的實(shí)現(xiàn)\r\n摘 要:介紹了基于ARM 內(nèi)核的ATMEL AT91FR4081 微控制器以J TAG 的ISP 方式配置XILINX\r\nXC2S150PQ208 FPGA 的實(shí)現(xiàn)過(guò)程。這是一種靈活和經(jīng)濟(jì)的FPGA 的配置方法。介紹了ISP 和J TAG 的原\r\n理、系統(tǒng)實(shí)現(xiàn)的流程、硬件電路設(shè)計(jì)、J TAG 驅(qū)動(dòng)算法的實(shí)現(xiàn)和配置時(shí)間的測(cè)試結(jié)果。
標(biāo)簽： XILINXFPGA ATMEL 4081 JTAG
上傳時(shí)間： 2013-08-15
上傳用戶：gououo
蟲(chóng)蟲(chóng)下載站版權(quán)所有 京ICP備2021023401號(hào)-1
