<s id="aiqm8"></s> C語言趣味程序設計百例精解
上傳時間： 2013-10-15
上傳用戶：wojiaohs
C語言符號及關鍵字詳解
上傳時間： 2013-12-19
上傳用戶：回電話#
C語言和c++知識全解
標簽： C語言
上傳時間： 2013-11-15
上傳用戶：llandlu
C語言趣味程序百例精解
上傳時間： 2013-11-04
上傳用戶：蒼山觀海
資料介紹說明： PCB阻抗匹配計算工具與教程下載，該工具綠色版免安裝，下載的朋友可以下載雙擊CITS25.EXE打開，帶破解文件，截圖如下： 該CITS25應用也可運行在客服端使用一個捷徑CITS25.exe檔案 在服務器上的pc。這可能無法正常工作，如果某些操作系統文件不存在的客戶端。應用程序將需要報告的任何文件，如不在場，這是第一次跑。要解決此問題或者安裝該軟件對這些客戶端或復制檔案失蹤 另一臺計算機的Windows系統目錄中的客戶端。
上傳時間： 2013-11-19
上傳用戶：ddddddd
資料介紹說明： PCB阻抗匹配計算工具與教程下載，該工具綠色版免安裝，下載的朋友可以下載雙擊CITS25.EXE打開，帶破解文件，截圖如下： 該CITS25應用也可運行在客服端使用一個捷徑CITS25.exe檔案 在服務器上的pc。這可能無法正常工作，如果某些操作系統文件不存在的客戶端。應用程序將需要報告的任何文件，如不在場，這是第一次跑。要解決此問題或者安裝該軟件對這些客戶端或復制檔案失蹤 另一臺計算機的Windows系統目錄中的客戶端。
上傳時間： 2014-12-31
上傳用戶：陽光少年2016
深度包檢測技術通過對數據包內容的深入掃描和檢測，能夠有效識別出隱藏在數據包有效載荷內的非法數據，但該技術存在功耗非常大的缺點。針對該問題，提出了采用Bloom Filter（布隆過濾器）進行字符串模糊匹配方式，利用Bloom Filter將信息流中大部分正常流量過濾掉，從而減輕了后端的字符串精確匹配的壓力，降低了系統功耗，大大提高了處理速度。
上傳時間： 2013-11-11
上傳用戶：英雄
Allegro16.6 破解過程詳解 1. 安裝 licensemanager （ 可以安裝到任何盤 ） ，最后問選擇 license 路徑時，單擊cancel ，然后finish ，安裝完成后重新啟動電腦。
上傳時間： 2013-11-11
上傳用戶：sjb555
Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現設計算法的模型。 RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。 一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執行或并行執行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環程序結構。 · 提供了可帶參數且非零延續時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2014-12-04
上傳用戶：cppersonal
ISE新建工程及使用IP核步驟詳解
上傳時間： 2015-01-01
上傳用戶：liuxinyu2016
