C語(yǔ)言趣味程序設(shè)計(jì)百例精解
標(biāo)簽： C語(yǔ)言 程序設(shè)計(jì)
上傳時(shí)間： 2013-10-15
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C語(yǔ)言符號(hào)及關(guān)鍵字詳解
上傳時(shí)間： 2013-12-19
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C語(yǔ)言和c++知識(shí)全解
標(biāo)簽： C語(yǔ)言
上傳時(shí)間： 2013-11-15
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C語(yǔ)言趣味程序百例精解
上傳時(shí)間： 2013-11-04
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資料介紹說(shuō)明： PCB阻抗匹配計(jì)算工具與教程下載，該工具綠色版免安裝，下載的朋友可以下載雙擊CITS25.EXE打開(kāi)，帶破解文件，截圖如下： 該CITS25應(yīng)用也可運(yùn)行在客服端使用一個(gè)捷徑CITS25.exe檔案 在服務(wù)器上的pc。這可能無(wú)法正常工作，如果某些操作系統(tǒng)文件不存在的客戶端。應(yīng)用程序?qū)⑿枰獔?bào)告的任何文件，如不在場(chǎng)，這是第一次跑。要解決此問(wèn)題或者安裝該軟件對(duì)這些客戶端或復(fù)制檔案失蹤 另一臺(tái)計(jì)算機(jī)的Windows系統(tǒng)目錄中的客戶端。
標(biāo)簽： PCB 阻抗匹配 計(jì)算工具 教程下載
上傳時(shí)間： 2013-11-19
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資料介紹說(shuō)明： PCB阻抗匹配計(jì)算工具與教程下載，該工具綠色版免安裝，下載的朋友可以下載雙擊CITS25.EXE打開(kāi)，帶破解文件，截圖如下： 該CITS25應(yīng)用也可運(yùn)行在客服端使用一個(gè)捷徑CITS25.exe檔案 在服務(wù)器上的pc。這可能無(wú)法正常工作，如果某些操作系統(tǒng)文件不存在的客戶端。應(yīng)用程序?qū)⑿枰獔?bào)告的任何文件，如不在場(chǎng)，這是第一次跑。要解決此問(wèn)題或者安裝該軟件對(duì)這些客戶端或復(fù)制檔案失蹤 另一臺(tái)計(jì)算機(jī)的Windows系統(tǒng)目錄中的客戶端。
標(biāo)簽： PCB 阻抗匹配 計(jì)算工具 教程下載
上傳時(shí)間： 2014-12-31
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深度包檢測(cè)技術(shù)通過(guò)對(duì)數(shù)據(jù)包內(nèi)容的深入掃描和檢測(cè)，能夠有效識(shí)別出隱藏在數(shù)據(jù)包有效載荷內(nèi)的非法數(shù)據(jù)，但該技術(shù)存在功耗非常大的缺點(diǎn)。針對(duì)該問(wèn)題，提出了采用Bloom Filter（布隆過(guò)濾器）進(jìn)行字符串模糊匹配方式，利用Bloom Filter將信息流中大部分正常流量過(guò)濾掉，從而減輕了后端的字符串精確匹配的壓力，降低了系統(tǒng)功耗，大大提高了處理速度。
標(biāo)簽： FPGA 過(guò)濾器 字符串 模糊匹配
上傳時(shí)間： 2013-11-11
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Allegro16.6 破解過(guò)程詳解 1. 安裝 licensemanager （ 可以安裝到任何盤(pán) ） ，最后問(wèn)選擇 license 路徑時(shí)，單擊cancel ，然后finish ，安裝完成后重新啟動(dòng)電腦。
標(biāo)簽： Cadance Allegro 16.6 破解
上傳時(shí)間： 2013-11-11
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Verilog_HDL的基本語(yǔ)法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語(yǔ)言也是一種結(jié)構(gòu)描述的語(yǔ)言。這也就是說(shuō)，既可以用電路的功能描述也可以用元器件和它們之間的連接來(lái)建立所設(shè)計(jì)電路的Verilog HDL模型。Verilog模型可以是實(shí)際電路的不同級(jí)別的抽象。這些抽象的級(jí)別和它們對(duì)應(yīng)的模型類型共有以下五種： 系統(tǒng)級(jí)（system）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊的外部性能的模型。 算法級(jí)（algorithm）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。 RTL級(jí)（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理這些數(shù)據(jù)的模型。 門(mén)級(jí)（gate-level）：描述邏輯門(mén)以及邏輯門(mén)之間的連接的模型。 開(kāi)關(guān)級(jí)（switch-level）：描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及它們之間連接的模型。 一個(gè)復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個(gè)Verilog HDL模塊構(gòu)成的，每一個(gè)模塊又可以由若干個(gè)子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計(jì)的模塊交互的現(xiàn)存電路或激勵(lì)信號(hào)源。利用Verilog HDL語(yǔ)言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個(gè)模塊間的清晰層次結(jié)構(gòu)來(lái)描述極其復(fù)雜的大型設(shè)計(jì)，并對(duì)所作設(shè)計(jì)的邏輯電路進(jìn)行嚴(yán)格的驗(yàn)證。 Verilog HDL行為描述語(yǔ)言作為一種結(jié)構(gòu)化和過(guò)程性的語(yǔ)言，其語(yǔ)法結(jié)構(gòu)非常適合于算法級(jí)和RTL級(jí)的模型設(shè)計(jì)。這種行為描述語(yǔ)言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達(dá)式或事件表達(dá)式來(lái)明確地控制過(guò)程的啟動(dòng)時(shí)間。 · 通過(guò)命名的事件來(lái)觸發(fā)其它過(guò)程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。 · Verilog HDL語(yǔ)言作為一種結(jié)構(gòu)化的語(yǔ)言也非常適合于門(mén)級(jí)和開(kāi)關(guān)級(jí)的模型設(shè)計(jì)。因其結(jié)構(gòu)化的特點(diǎn)又使它具有以下功能： - 提供了完整的一套組合型原語(yǔ)（primitive）; - 提供了雙向通路和電阻器件的原語(yǔ); - 可建立MOS器件的電荷分享和電荷衰減動(dòng)態(tài)模型。 Verilog HDL的構(gòu)造性語(yǔ)句可以精確地建立信號(hào)的模型。這是因?yàn)樵赩erilog HDL中，提供了延遲和輸出強(qiáng)度的原語(yǔ)來(lái)建立精確程度很高的信號(hào)模型。信號(hào)值可以有不同的的強(qiáng)度，可以通過(guò)設(shè)定寬范圍的模糊值來(lái)降低不確定條件的影響。 Verilog HDL作為一種高級(jí)的硬件描述編程語(yǔ)言，有著類似C語(yǔ)言的風(fēng)格。其中有許多語(yǔ)句如：if語(yǔ)句、case語(yǔ)句等和C語(yǔ)言中的對(duì)應(yīng)語(yǔ)句十分相似。如果讀者已經(jīng)掌握C語(yǔ)言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對(duì)Verilog HDL某些語(yǔ)句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來(lái)設(shè)計(jì)復(fù)雜的數(shù)字邏輯電路。下面我們將對(duì)Verilog HDL中的基本語(yǔ)法逐一加以介紹。
標(biāo)簽： Verilog_HDL
上傳時(shí)間： 2014-12-04
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ISE新建工程及使用IP核步驟詳解
上傳時(shí)間： 2015-01-01
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