VFD-A 內部的參數資料可使用內部 RS-485 串聯通訊介面，設定及修改並可控制交流電機驅動 器運轉及監測交流電機驅動器的運轉狀態，可提高自動化的能力。
上傳時間： 2013-12-24
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ASIC對產品成本和靈活性有一定的要求.基于MCU方式的ASIC具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對較低,運算速度也受到限制.常規ASIC的硬件具有速度優勢和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統硬件(CHW)相比,具有一定可配置特性的場可編程門陣列(FPGA)的出現,使建立在可再配置硬件基礎上的進化硬件(EHW)成為智能硬件電路設計的一種新方法.作為進化算法和可編程器件技術相結合的產物,可重構FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實現方法.論文認為面向分類的專用類可重構FPGA(ASR-FPGA)的研究,可使可重構電路粒度劃分的針對性更強、設計更易實現.論文研究的可重構FPGA的BCH通訊糾錯碼進化電路是一類ASR-FPGA電路的具體方法,具有一定的實用價值.論文所做的工作主要包括:(1)BCH編譯碼電路的設計——求取實驗用BCH碼的生成多項式和校驗多項式及其相應的矩陣并構造實驗用BCH碼;(2)建立基于可重構FPGA的基核——構造具有可重構特性的硬件功能單元,以此作為可重構BCH碼電路的設計基礎;(3)構造實現可重構BCH糾錯碼電路的方法——建立可重構糾錯碼硬件電路算法并進行實驗驗證;(4)在可重構糾錯碼電路基礎上,構造進化硬件控制功能塊的結構,完成各進化RLA控制模塊的驗證和實現.課題是將可重構BCH碼的編譯碼電路的實現作為一類ASR-FPGA的研究目標,主要成果是根據可編程邏輯電路的特點,選擇一種可編程樹的電路模型,并將它作為可重構FPGA電路的基核T;通過對循環BCH糾錯碼的構造原理和電路結構的研究,將基核模型擴展為能滿足糾錯碼電路需要的糾錯碼基本功能單元T;以T作為再劃分的基本單元,對FPGA進行"格式化",使T規則排列在FPGA上,通過對T的控制端的不同配置來實現糾錯碼的各個功能單元;在可重構基核的基礎上提出了糾錯碼重構電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進化硬件描述語言,通過轉換為相應的VHDL語言描述以實現硬件電路;采用RLA模型的有限狀態機FSM方式實現了可重構糾錯碼電路的EHW的各個控制功能塊.在實驗方面,利用Xilinx FPGA開發系統中的VHDL語言和電路圖相結合的設計方法建立了循環糾錯碼基核單元的可重構模型,進行循環糾錯BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進行了FPGA實現.課題在研究模型上選取的是比較基本的BCH糾錯碼電路,立足于解決基于可重構FPGA核的設計的基本問題.課題的研究成果及其總結的一套ASR-FPGA進化硬件電路的設計方法對實際的進化硬件設計具有一定的實際指導意義,提出的基于專用類基核FPGA電路結構的研究方法為新型進化硬件的器件結構的設計也可提供一種借鑒.
上傳時間： 2013-07-01
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現場可編程邏輯門陣列(FPGA)具有開發周期短、成本小、風險低和現場可靈活配置等優點,可以在更短的時間實現更復雜的功能,使得基于FPGA的開發平臺的研究成為工業界和學術界日益關注的問題.基于FPGA的高集成度、高可靠性,可將整個設計系統下載于同一芯片中,實現片上系統,從而大大縮小其體積,因此以FPGA為代表的可編程邏輯器件應用日益廣泛.在國外,FPGA技術發展與應用已達到相當高的程度;而在國內,FPGA技術發展仍處在起步階段,與國外相比還存在較大的差距.本文提出了一種FPGA通用接口開發平臺的設計思路,研制了一種FPGA快速實驗開發裝置,對研制過程中遇到的軟、硬件問題加以歸納總結,提高了系統運行效率.分別研究了基于FPGA器件Altera公司的FLEX6000的字符型LCD、PC機ISA總線,基于FLEX10K的圖像點陣型LCD、PC機PCI總線接口中.最后通過一個通用實驗裝置系統的設計和實現,綜合上述應用,介紹了FPGA實驗系統的軟件開發環境,實現了基于FGPA的交通信號燈邏輯控制和電子鐘,研究了FPGA技術在通用接口控制器設計中的應用.
上傳時間： 2013-04-24
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在了解實時嵌入式操作系統內存管理機制的特點以及實時處理對內存管理需求的基礎上，練習并掌握有效處理內存碎片的內存管理機制，同時理解防止內存泄漏問題的良好設計方法。使用預先規劃的思想，構建自己的私有內存管理機制，在系統內存池中申請內存，并將其納入私有內存管理機制中，形成靜態預分配內存池； 靜態預分配內存池支持一種以上固定長度內存池，如16 字節內存池和256 字節內存池。固定長度內存池的單塊長度應考慮體系結構開銷，并盡量減少內部碎片；固定長度內存池數量應可配置； 靜態預分配內存池與系統內存池的統一管理機制。向用戶分配內存時應保證長度最佳匹配原則。當申請內存的長度超過靜態預分配長度或資源不足時，自動向系統內存池申請； 管理機制包括： a) 初 始化函數； b) 內 存申請/釋放函數。并特別要保證釋放安全； c) 告 警機制； d) 管 理監視機制。 5. 利用可能的互斥機制或代碼可重入設計，保證以上管理機制的操作安全性； 6. 創建多Task 環境測試及演示以上內容
上傳時間： 2016-04-12
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88E1116R Datasheet 數據手冊及寄存器詳細配置說明；可根據配置說明文檔逐步配置至成功！
上傳時間： 2022-01-09
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特性? CPU：– 全靜態8位1T 8051內核CMOS微控制器.– 指令集全兼容MCS-51.– 4級優先級中斷配置.– 雙數據指針(DPTRs)? 工作條件：– 寬電壓工作范圍2.4V至5.5V.– 寬工作頻率最高至16MHz.– 工業級工作溫度 -40℃ 至 +105℃.? 存儲器：– 最高至18K字節APROM用戶程序代碼區.– 可配置4K/3K/2K/1K/0K字節LDROM引導代碼區，用戶可靈活配置用途.– 所有FLASH區域分隔為128字節一頁.– 內建IAP編程功能.– 代碼加密功能.– 256字節片內直接存取RAM.– 額外768字節片內間接存取RAM(XRAM)通過MOVX指令讀寫.? 時鐘源：– 16 MHz高速內部振蕩器，電源5.0V條件下±1%精度等級。全工作條件范圍±2%精度等級.– 10 kHz低速內部振蕩器.– 支持外部時鐘輸入.– 支持系統時鐘即時軟件切換(On-the-fly)功能.– 支持軟件配置時鐘除頻最高至1/512.? 功能：– 多達17個標準通用管腳，另外還有1個只能做輸入的管腳。 所有輸出管腳可通過軟件配置兩種輸出斜率(slew rate)N76E003 初版規格書2016年11月7日 第 8 頁 總258頁 版本. V0.04– 標準外部中斷腳 ???????及???????– 兩組16位定時器/計數器0和1，與標準8051兼容– 一組16位定時器2帶有3路輸入捕獲功能， 9個輸入管腳可供選擇– 一組16位自動重裝載功能定時器3，可用于配置串行口UART的波特率– 一組16位PWM計數中斷– 一組看門狗(WDT)，由內部10kHz獨立時鐘作為時鐘源– 一組自喚醒功能定時器(WKT)，用于低功耗模式下自主喚醒– 兩組全雙工串口，帶有幀錯誤檢測及自動地址辨識功能。 UART0的TXD及RXD腳可通過軟件更換管腳位置– 一組SPI總線， 當系統時鐘是16MHz時， 主機模式及從機模式最高傳輸速率皆可達到8Mbps– 一組I2C總線，主機模式及從機模式最高傳輸速率皆可達到400kbps– 三對， 6通道脈寬調制器(PWM)， 10個輸出管腳可以選擇， 16位分辨率，帶有不同的工作模式和故障剎車(Fault Brake)功能– 最多可配置8通道管腳中斷功能， 所有的I/O端口都支持此功能， 可通過軟件配置邊沿或電平觸發
上傳時間： 2022-08-09
上傳用戶：bluedrops
ISE® 12 軟件設計套件，實現了具有更高設計生產力的功耗和成本的突破性優化。ISE 設計套件首次利用“智能”時鐘門控技術，將動態功耗降低多達 30%。此外，該新型套件還提供了基于時序的高級設計保存功能、為即插即用設計提供符合 AMBA 4 AXI4 規范的 IP 支持，同時具備第四代部分重配置功能的直觀設計流程，可降低多種高性能應用的系統成本。
上傳時間： 2013-05-15
上傳用戶：eeworm
隨著圖像處理技術的不斷發展，圖像處理技術在國民經濟和社會生活的各個方面都得到了廣泛的運用。與此同時，人們對圖像處理的要求也越來越高。傳統的數字圖像處理器件主要有專用集成芯片（Application Specific Integrated Circuit）和數字信號處理器（Digital Signal Process）。進入20世紀以來，伴隨著半導體技術的發展，現場可編程門陣列FPGA以其應用靈活、集成度高、功能強大、設計周期短、開發成本低的特點，越來越多地被應用在圖像處理領域。大量實踐證明，FPGA的并行處理能力與流水線作業能顯著地提高圖像處理的速度，因此基于FPGA的圖像處理系統有著廣闊的發展前景。 本文研究的是一個在嵌入式視頻監控系統下的圖像預處理子系統。首先實現了一個通用可重復配置的圖像處理算法研究硬件平臺，完成圖像的采集、接收、處理、存儲、輸出等功能。由于FPGA本身具有完全的可重復配置性，所以該架構的硬件平臺可以很方便的升級和重復配置。其次在該平臺上，本文使用Verilog HDL硬件語言在FPGA芯片上實現了多種圖像預處理算法。在實現過程中，為了充分發揮FPGA在并行處理方面的強大功能，本文對算法做了一定的改進，使其盡量能使用并行處理的方式來完成。實驗結果表明，本圖像預處理系統能在毫秒級高速地完成多種圖像算法，完全能夠滿足視頻監控系統50幀/秒的輸出要求。 最后根據視頻監控系統在實際運用中出現的噪聲類型多樣化的情況，我們設計了一種基于反饋理論的圖像處理效果控制模塊。該模塊能通過對處理后圖像峰值信噪比（PSNR）的分析，控制FPGA對下一幅圖像的噪聲采用更有針對性的圖像處理方法。
上傳時間： 2013-05-20
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隨著Internet的不斷發展，人們希望日常生活中所用到的嵌入式設備都能夠很方便地實現Intemet接入，這對嵌入式系統設計提出了新的挑戰，要求低成本、多功能、高性能。這些是目前嵌入式系統設計的熱點。 可編程邏輯器件FPGA在過去的幾十年中取得了飛速發展，從最初的幾千門到現在的幾百萬門，可靠性與集成度不斷提高，而功耗和成本卻在不斷降低，具有很高的性價比。再加上開發周期短、對開發人員的要求相對較低的優點，因此被大量應用于嵌入式系統設計中。 本文是基于FPGA高性價比、可靈活配置的特點，也是當前流行的“微控制器+FPGA”的嵌入式系統設計方式，所以我們提出了基于FPGA的實現方案。本文通過在FPGA中硬件實現嵌入式TCP/IP協議(包括UDP、IP、ARP、TCP等網絡協議)以及以太網MAC協議，并提供標準MII接口，通過外接PHY實現網絡連接。最終成功地通過了驗證。 基于FPGA的實現可以有效地降低成本，同時可以在其中集成其他功能模塊，提高整個系統的集成度，減小PCB版圖面積和布線復雜度，有利于提高系統可靠性。因此，本研究課題對嵌入式系統設計有很大的實用價值。
上傳時間： 2013-04-24
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隨著圖像分辨率的越來越高，軟件實現的圖像處理無法滿足實時性的需求；同時FPGA等可編程器件的快速發展使得硬件實現圖像處理變得可行。如今基于FPGA的圖像處理研究成為了國內外的一個熱門領域。 本文在FPGA平臺上，用Verilog HDL實現了一個研究圖像處理算法的可重復配置的硬件模塊架構，架構包括PC機預處理和通信軟件，控制模塊，計算單元，存儲器模塊和通信適配模塊五個部分。其中的計算模塊負責具體算法的實現，根據不同的圖像處理算法可以獨立實現。架構為計算模塊實現了一個可添加、移出接口，不同的算法設計只要符合該接口就可以方便的加入到模塊架構中來進行調試和運行。 在硬件架構的基礎上本文實現了排序濾波，中值濾波，卷積運算及高斯濾波，形態學算子運算等經典的圖像處理算法。討論了FPGA的圖像處理算法的設計方法及優化策略，通過性能分析，FPGA實現圖像處理在時間上比軟件處理有了很大的提高；通過結果的比較，發現FPGA的處理結果達到了軟件處理幾乎同等的效果水平。最后本文在實現較大圖片處理和圖像處理窗口的大小可配置性方面做了一定程度的討論和改進，提高了算法的可用性，同時為進一步的研究提供了更加便利的平臺。 整個設計都是在ISE8.2和ModelSim第三方仿真軟件環境下開發的，在xilinx的Spartan-3E XC3S500E硬件平臺上實現。在軟件仿真過程中利用了ISE8.2自帶仿真工具和ModelSim結合使用。 本課題為制造FPGA的專用圖像處理芯片做了有益的探索性研究，為實現FPGA為核心處理芯片的實時圖像處理系統有著積極的作用。
上傳時間： 2013-07-29
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