衛星導航定位系統可以為公路、鐵路、空中和海上的交通運輸工具提供導航定位服務。它能夠軍民兩用，戰略作用與商業利益并舉。只要持有便攜式接收機，則無論身處陸地、海上還是空中，都能收到衛星發出的特定信號。接收機選取至少四顆衛星發出的信號進行分析，就能確定接收機持有者的位置。 GPS導航定位接收機的理論基礎即是擴頻通信理論，擴頻通信技術與常規的通信技術相比，具有低截獲率，強抗噪聲，抗干擾性，具有信息隱蔽和多址通信等特點，目前己從軍事領域向民用領域迅速發展，成為進入信息時代的高新技術通信傳輸方式之一。擴頻通信技術中，最常見的是直接序列擴頻通信(DSSS)系統，本文所研究的就是這一類系統。 目前在衛星信號的捕獲上一般使用兩種方法：順序捕獲方法(時域法，基于大規模并行相關器)和并行捕獲方法(頻域法，基于FFT)。本文在第二章分別分析了現有順序捕獲和并行捕獲技術的原理，并給出了它們的優缺點。 本文第三章對長碼的直接捕獲進行了深入的研究，基于對國內外相關文獻中長碼直捕方法的分析與對比，并且結合在實際過程中硬件資源需求的考慮，應用了基于分段補零循環相關和FFT搜索頻偏的直捕方法。此方法大大減少了計算量，加快了信號捕獲的速度。本方法利用FFT實現接收信號與本地長碼的并行相關，同時完成頻偏的搜索，將傳統的二維搜索轉換為并行的一維搜索，從而能快速實現長碼捕獲。 GPS信號十分微弱，靈敏度低，在戰場環境下，GPS接收機會面臨各種人為的干擾。如何從復雜的干擾信號中實現對GPS信號的捕獲，即抗干擾技術的研究，是GPS也是本文研究一個的方面。第四章即研究了GPS接收機干擾抑制算法，在強干擾環境下，需要借助信號處理技術在不增加信號帶寬的條件下提高系統的抗干擾能力，以保證后續捕獲跟蹤模塊有充足的處理增益。 本文在第五章給出了GPS接收機長碼捕獲以及干擾抑制的FPGA實現方案，并對各主要子模塊進行了詳細地分析。基本型接收機中長碼捕獲采用頻域方法，選用Altera StratixⅡ EP2S180芯片實現；抗干擾型接收機中選用Xilinx xc4vlx100芯片。實現了各模塊的單獨測試和整個系統的聯調，通過聯調驗證，本文提出的長碼直接捕獲方法正確、可行。 本文提出的長碼直捕方法可以在不需要C/A碼輔助捕獲下完成對長碼的直接捕獲，可以應用于GPS接收機，監測站接收機的同步等，對我國自主研發導航定位接收機也有重大的現實及經濟意義。
上傳時間： 2013-06-18
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H.264/AVC是國際電信聯盟與國際標準化組織/國際電工委員會聯合推出的活動圖像編碼標準，簡稱H.264。作為最新的國際視頻編碼標準，H.264/AVC與MPEG-4、H.263等視頻編碼標準相比，性能有了很大的提高，并已在流媒體、數字電視、電話會議、視頻存儲等諸多領域得到廣泛的應用。 本論文的研究課題是基于H.264/AVC視頻編碼標準的CAVLC(Context-based Adaptive Variable Length Coding，基于上下文的自適應可變長編碼)編碼算法研究及FPGA實現。對于變換后的熵編碼，H.264/AVC支持兩種編碼模式：基于上下文的可變長編碼(CAVLC)和基于上下文的自適應算術編碼(CABAC，Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中，盡管CAVLC算法也是采用了VLC編碼，但是同以往標準不同，它所有的編碼都是基于上下文進行。這種方法比傳統的查單一表的方法提高了編碼效率，但也增加了設計上的困難。 作者在全面學習H.264/AVC協議和深入研究CAVLC編碼算法的基礎上，確定了并行編碼的CAVLC編碼器結構框圖，并總結出了影響CAVLC編碼器實現的瓶頸。針對這些瓶頸，對CAVLC編碼器中的各個功能模塊進行了優化設計，這些優化設計包括多參考塊的表格預測法、快速查找表法、算術消除法等。最后，用Verilog硬件描述語言對所設計的CAVLC編碼器進行了描述，用EDA軟件對其主要功能模塊進行了仿真，并在Cyclone II系列EP2C20F484的FPGA上驗證了它們的功能。結果表明，該CAVLC編碼器各編碼單元的編碼速度得到了顯著提高且均能滿足實時通信要求，為整個CAVLC編碼器的實時通信提供了良好的基礎。
上傳時間： 2013-06-22
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隨著圖像分辨率的越來越高，軟件實現的圖像處理無法滿足實時性的需求；同時FPGA等可編程器件的快速發展使得硬件實現圖像處理變得可行。如今基于FPGA的圖像處理研究成為了國內外的一個熱門領域。 本文在FPGA平臺上，用Verilog HDL實現了一個研究圖像處理算法的可重復配置的硬件模塊架構，架構包括PC機預處理和通信軟件，控制模塊，計算單元，存儲器模塊和通信適配模塊五個部分。其中的計算模塊負責具體算法的實現，根據不同的圖像處理算法可以獨立實現。架構為計算模塊實現了一個可添加、移出接口，不同的算法設計只要符合該接口就可以方便的加入到模塊架構中來進行調試和運行。 在硬件架構的基礎上本文實現了排序濾波，中值濾波，卷積運算及高斯濾波，形態學算子運算等經典的圖像處理算法。討論了FPGA的圖像處理算法的設計方法及優化策略，通過性能分析，FPGA實現圖像處理在時間上比軟件處理有了很大的提高；通過結果的比較，發現FPGA的處理結果達到了軟件處理幾乎同等的效果水平。最后本文在實現較大圖片處理和圖像處理窗口的大小可配置性方面做了一定程度的討論和改進，提高了算法的可用性，同時為進一步的研究提供了更加便利的平臺。 整個設計都是在ISE8.2和ModelSim第三方仿真軟件環境下開發的，在xilinx的Spartan-3E XC3S500E硬件平臺上實現。在軟件仿真過程中利用了ISE8.2自帶仿真工具和ModelSim結合使用。 本課題為制造FPGA的專用圖像處理芯片做了有益的探索性研究，為實現FPGA為核心處理芯片的實時圖像處理系統有著積極的作用。
上傳時間： 2013-07-29
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基于微處理器的數字PID控制器改變了傳統模擬PID控制器參數整定不靈活的問題。但是常規微處理器容易在環境惡劣的情況下出現程序跑飛的問題，如果實現PID軟算法的微處理器因為強干擾或其他原因而出現故障，會引起輸出值的大幅度變化或停止響應。而FPGA的應用可以從本質上解決這個問題。因此，利用FPGA開發技術，實現智能控制器算法的芯片化，使之能夠廣泛的用于各種場合，具有很大的應用意義。 首先分析FPGA的內部結構特點，總結FPGA設計技術及開發流程，指出實現結構優化設計，降低設計難度，是擴展設計功能、提高芯片性能和產品性價比的關鍵。控制系統由四個模塊組成，主要包括核心控制器模塊、輸入輸出模塊以及人機接口。其中控制器部分為系統的關鍵部件。在分析FPGA設計結構類型和特點的基礎上，提出一種基于FPGA改進型并行結構的PID溫度控制器設計方法。在PID算法與FPGA的運算器邏輯映像過程中，采用將補碼的加法器代替減法器設計，增加整數運算結果的位擴展處理，進行不同數據類型的整數歸一化等不同角度的處理方法融合為一體，可以有效地減少邏輯運算部件。應用Ouartus Ⅱ圖形輸入與Verilog HDL語言相結合設計實現了PID控制器，用Modelsim仿真驗證了設計結果的正確性，用Synplify Pro進行電路綜合，在Quaitus Ⅱ軟件中實現布局布線，最后生成FPGA的編程文件。根據控制系統的要求，論文設計完成了12位模數AD轉換器、數據顯示器、按鍵等相關外圍接口電路。 將一階、純滯后、大慣性電阻爐溫作為控制對象，以EP1C3T144 FPGA為核心，構建PID控制系統。在采用Pt100溫度傳感器、分辨率為2℃、最大溫度控制范圍0～400℃的條件下，實驗結果表明，達到無超調的穩定控制要求，為降低FPGA實現PID控制器的設計難度提供了有效的方法。
上傳時間： 2013-06-13
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本文對嵌入硬核的FPGA布線通道寬度分布和改進FPGA布局算法進行了研究。文章在嵌入硬核的FPGA布線通道寬度分布研究中，引入了四種架構，其布線通道寬度分布函數分別為均勻、脈沖、高斯和三角分布。通過修改VPR工具的源代碼，使平臺適用于具有嵌入硬核的FPGA架構，利用MCNC基準電路來測試這四種架構的性能。實驗結果表明：在以網線平均長度作為指標的測試中，通道寬度均勻分布的架構具有更短的布線長度、更優的性能。
上傳時間： 2013-06-01
上傳用戶：JGR2013
近年來，隨著多媒體技術的迅猛發展，電子、計算機、通訊和娛樂之間的相互融合、滲透越來越多，而數字音頻技術則是應用最為廣泛的技術之一。MP3(MPEG-1 Audio LayerⅢ)編解碼算法作為數字音頻的解決方案，在便攜式多媒體產品中得到了廣泛流行。 在已有的便攜式MP3系統實現方案中，低速處理器與專用硬件結合的SOC設計方案結合了硬件實現方式和軟件實現方式的優點，具有成本低、升級容易、功能豐富等特點。IMDCT(反向改進離散余弦變換)是編解碼算法中一個運算量大調用頻率高的運算步驟，因此適于硬件實現，以降低處理器的開銷和功耗，來提高整個系統的性能。 本文首先闡述了MP3音頻編解碼標準和流程，以及IMDCT常用的各種實現算法。在此基礎上選擇了適于硬件實現的遞歸循環實現方法，并在已有算法的基礎上進行了改進，減小了所需硬件資源需求并保持了運算速度。接著提出了模塊總體設計方案，結合算法進行了實現結構的優化，并在EDA環境下具體實現，用硬件描述語言設計、綜合、仿真，且下載到Xilinx公司的VirtexⅡ系列xc2v1000FPGA器件中，在減小硬件資源的同時快速地實現了IMDCT，經驗證功能正確。
上傳時間： 2013-05-31
上傳用戶：Minly
H.264作為新一代視頻編碼標準，相比上一代視頻編碼標準MPEG2，在相同畫質下，平均節約64﹪的碼流。該標準僅設定了碼流的語法結構和解碼器結構，實現靈活性極大，其規定了三個檔次，每個檔次支持一組特定的編碼功能，并支持一類特定的應用，因此。H.264的編碼器的設計可以根據需求的不同而不同。 H.264雖然具有優異的壓縮性能，但是其復雜度卻比一般編碼器高的多。本文對H.264進行了編碼復雜度分析，并統計了整個軟件編碼中計算量的分布。H.264中采用了率失真優化算法，提高了幀內預測編碼的效率。在該算法下進行幀內預測時，為了得到一個宏塊的預測模式，需要進行592次率失真代價計算。因此為了降低幀內預測模式選擇的計算復雜度，本文改進了幀內預測模式選擇算法。實踐證明，在PSNR值的損失可以忽略不計的情況下，該算法相比原算法，幀內編碼時間平均節約60﹪以上，對編碼的實時性有較大幫助。 為了實現實時編碼，考慮到FPGA的高效運算速度和使用靈活性，本文還研究了H.264編碼器基本檔次的FPGA實現。首先研究了H.264編碼器硬件實現架構，并對影響編碼速度，且具有硬件實現優越性的幾個重要部分進行了算法研究和FPGA.實現。本文主要研究了H.264編碼器中整數DCT變換、量化、Zig-Zag掃描、CAVLC編碼以及反量化、逆整數DCT變換等部分。分別對這些模塊進行了綜合和時序仿真，并將驗證后通過的系統模塊下載到Xilinx virtex-Ⅱ Pro的FPGA中，進行了在線測試，驗證了該系統對輸入的殘差數據實時壓縮編碼的功能。 本文對H.264編碼器幀內預測模式選擇算法的改進，算法實現簡單，對軟件編碼的實時性有很大幫助。本文對在單片FPGA上實現H.264編碼器做出了探索性嘗試，這對H.264編碼器芯片的設計有著積極的借鑒性。
上傳時間： 2013-06-13
上傳用戶：夜月十二橋
C語言編程算法經典案例100個，可以拿來作為編程參考案例
上傳時間： 2013-05-30
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在當今的廣播系統中，絕大部分的視頻信號是隔行采樣的。采用這種掃描格式，能夠大幅度地減少視頻的帶寬，但也會引起彩色爬行、畫面閃爍、邊緣模糊及鋸齒等現象。這種缺陷經人尺寸屏幕放大后就更加明顯。為改善畫面的視覺效果，去隔行技術應運而生。同時，視頻信號本身的低幀頻也會導致行抖動、線爬行以及大面積閃爍等視覺效果上的缺陷。增加掃描頻率會把這些視覺缺陷搬移到人眼不敏感的高頻區域上去從而產生較好的主觀圖象質量。而為了適應不同顯示終端以及對圖像大小變化的要求就必須對原始信號分辨率即每幀行數和每行像素數進行變換。因此去隔行、幀頻轉換、分辨率變換成為視頻格式轉換的基本內容。 FPGA 的出現是VLSI技術和EDA技術發展的結果。FPGA器件集成度高、體積小，具有通過用戶編程實現專門應用的功能。它允許電路設計者利用基于計算機的開發平臺，經過設計輸入、仿真、測試和校驗，直到達到預期的結果。使用FPGA器件可以大大縮短系統的研制周期，減少資金投入。另外采用FPGA器件可以將原來的電路板級產品集成芯片級產品，從而降低了功耗，提高了可靠性，同時還可以很方便的對設計進行在線修改。 該文在介紹了視頻格式轉換中的主要算法后，重點對去隔行、幀頻轉換、分辨率變換的FPGA綜合實現方案進行了由簡單到復雜的深入研究，分別給出了最簡解決方案、基于非線性算法的解決方案和基于運動補償的解決方案。最簡解決方案利用線性算法將去隔行，幀頻轉換，分辨率變換三項處理同時實現，達到FPGA內部資源和外部RAM耗用量都為最小的要求，是后續復雜方案的基礎。其中去隔行采用場合并方式，幀頻轉換采用幀重復方式，分辨率變換采用均勻插值方式。基于非線性算法的解決方案中加入了對靜止區域的判斷，靜止區域的輸出像素值直接選用相應位置的已存輸入數據，非靜止區域的輸出像素值通過對已存輸入數據進行非線性運算得出。基于運動補償的解決方案在對靜止區域進行判斷和處理的基礎上，對欲生成的變頻后的場間插值幀進行運動估計，根據運動矢量得出非靜止區域的輸出像素值。其中為求得輸入場間相應時間位置上的插值幀輸出數據，該方案采用了自定義的前后向塊匹配運動估計方式，通過對三步搜索算法的高效實現，將SAD 值進行比較得出運動矢量。
上傳時間： 2013-07-19
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如今電力電子電路的控制旨在實現高頻開關的計算機控制，并向著更高頻率、更低損耗和全數字化的方向發展。現場可編程門陣列器件(Field Programmable Gate Arrays)是近年來嶄露頭角的一類新型集成電路，它具有簡潔、經濟、高速度、低功耗等優勢，又具有全集成化、適用性強，便于開發和維護(升級)等顯著優點。與單片機和DSP相比，FPGA的頻率更高、速度更快，這些特點順應了電力電子電路的日趨高頻化和復雜化發展的需要。因此，在越來越多的領域中FPGA得到了日益廣泛的發展和應用。 本文提出了一種采用現場可編程門陣列(FPGA)器件實現數字化變頻調速控制系統的設計方案。該系統能產生三相六路正弦脈寬調制（SPWM）波形；調制頻率范圍為0～4KHZ，分7級控制；16位的速度控制分辨率；載波頻率分8級控制，最高可達24KHZ；系統接口兼容Intel系列和Motorola系列單片機；該系統控制簡單、精確，易修改，可現場編程；同時具有脈沖延時小、最小脈沖刪除、過壓和過流保護功能等特點，可應用于PWM變頻調速系統的全數字化控制。文中對方案的實現進行了詳細的論述，主要包括系統設計的理論分析，系統結構設計及在FPGA硬件上的實現，最終驗證了該控制系統的可行性和有效性。 數字化設計是本系統的特點，系統最終生成的三相SPWM脈沖是基于三相正弦調制波和三角載波比較得到的。設計時，充分結合FPGA器件的結構特點，利用一種改進結構的數字控制振蕩器（NCO）來產生正弦波樣本，在一定程度上解決了傳統NCO產生正弦波的精度和頻率相互制約的問題；把分時復用數字通信原理結合到系統的設計中，設計出分時運算電路，使得系統在同步時鐘下，生成三相正弦調制波而不影響系統的速度，同三角載波邏輯比較后，最終得到三相SPWM脈沖序列。
上傳時間： 2013-07-05
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