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刺針

  • 高速電路設計 詳細基礎理論知識

    設計高速電路必須考慮高速訊 號所引發的電磁干擾、阻抗匹配及串音等效應,所以訊號完整性 (signal  integrity)將是考量設計電路優劣的一項重要指標,電路日異複雜必須仰賴可 靠的軟體來幫忙分析這些複雜的效應,才比較可能獲得高品質且可靠的設計, 因此熟悉軟體的使用也將是重要的研究項目之一。另外了解高速訊號所引發之 各種效應(反射、振鈴、干擾、地彈及串音等)及其克服方法也是研究高速電路 設計的重點之一。目前高速示波器的功能越來越多,使用上很複雜,必須事先 進修學習,否則無法全盤了解儀器之功能,因而無法有效發揮儀器的量測功能。 其次就是高速訊號量測與介面的一些測試規範也必須熟悉,像眼圖分析,探針 效應,抖動(jitter)測量規範及高速串列介面量測規範等實務技術,必須充分 了解研究學習,進而才可設計出優良之教學教材及教具。

    標簽: 高速電路

    上傳時間: 2021-11-02

    上傳用戶:jiabin

  • cadence-allegro16.6高級教程

    主要內容介紹 Allegro 如何載入 Netlist,進而認識新式轉法和舊式轉法有何不同及優缺點的分析,透過本章學習可以對 Allegro 和 Capture 之間的互動關係,同時也能體驗出 Allegro 和 Capture 同步變更屬性等強大功能。Netlist 是連接線路圖和 Allegro Layout 圖檔的橋樑。在這裏所介紹的 Netlist 資料的轉入動作只是針對由 Capture(線路圖部分)產生的 Netlist 轉入 Allegro(Layout部分)1. 在 OrCAD Capture 中設計好線路圖。2. 然後由 OrCAD Capture 產生 Netlist(annotate 是在進行線路圖根據第五步產生的資料進行編改)。 3. 把產生的 Netlist 轉入 Allegro(layout 工作系統)。 4. 在 Allegro 中進行 PCB 的 layout。 5. 把在 Allegro 中產生的 back annotate(Logic)轉出(在實際 layout 時可能對原有的 Netlist 有改動過),並轉入 OrCAD Capture 裏進行回編。

    標簽: cadence allegro

    上傳時間: 2022-04-28

    上傳用戶:kingwide

  • emmc驅動

          經過一個星期的努力終于搞定了eMMC的驅動調試。調試的過程可謂坎坷曲折,代碼粗陋簡略,忽略了很多返回信息的解析。主要是和項目需求有關,只需讀的功能就ok了。所以也就不費神去折騰那么多的東西了。由于剛開始連eMMC這個概念都不知道是什么,所以上網搜了不少資料。百度的功能真厲害,不想搜的出了一大堆,想要的沒幾篇,當然不是挑百度的刺,資料有沒有幫助,這得看按需的啦,說實話工作了3年度娘的幫助不是蓋的。eMMC的驅動和SD卡的驅動有9分相似。個人覺得。感覺網上eMMC驅動的資料當真不多,特在此分享調試經驗及相關驅動資料以及驅動源碼,希望有需要的朋友少走彎路。單塊讀寫已經驗證可以用。需要更復雜的功能的朋友,可以在此基礎上添加。推薦多看資料里的MMC.CHM文檔。

    標簽: emmc 驅動

    上傳時間: 2022-07-07

    上傳用戶:fliang

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