高壓動(dòng)態(tài)無(wú)功補(bǔ)償及濾波裝置(TCR型SCV)SVC=FC+TCRTCR: Thyristor Controlled Reactor 晶閘管控制電抗器SCV: Static
標(biāo)簽： TCR SCV 動(dòng)態(tài) 無(wú)功補(bǔ)償
上傳時(shí)間： 2013-07-21
上傳用戶：Miyuki
在Quartus II 9.0環(huán)境下編寫(xiě)的VHDL代碼，實(shí)現(xiàn)二分頻、三分頻、四分頻功能。
上傳時(shí)間： 2013-04-24
上傳用戶：哈哈hah
本論文是基于ARM處理器的無(wú)功補(bǔ)償控制器設(shè)計(jì)
標(biāo)簽： ARM 處理器 制器設(shè)計(jì) 無(wú)功補(bǔ)償
上傳時(shí)間： 2013-07-17
上傳用戶：himbly
整數(shù)倍分頻，有多種分頻方式（包括1倍分頻、奇偶數(shù)分頻）
上傳時(shí)間： 2013-06-12
上傳用戶：ruan2570406
FPGA能夠減少電子系統(tǒng)的開(kāi)發(fā)風(fēng)險(xiǎn)和開(kāi)發(fā)成本,縮短上市時(shí)間,降低維護(hù)升級(jí)成本,廣泛地應(yīng)用在電子系統(tǒng)中.隨著集成電路向著片上系統(tǒng)(SoC)的發(fā)展,需要設(shè)計(jì)出FPGA IP核用于SoC芯片的設(shè)計(jì).該論文的工作圍繞FPGA IP核的設(shè)計(jì)進(jìn)行,在FPGA結(jié)構(gòu)設(shè)計(jì)優(yōu)化和FPGAIP接口方案設(shè)計(jì)兩方面進(jìn)行了研究.設(shè)計(jì)改進(jìn)了適用于數(shù)據(jù)通路的FPGA新結(jié)構(gòu)——FDP.設(shè)計(jì)改進(jìn)了可編程邏輯單元(LC);對(duì)可編程連線作為"2層2類"的層次結(jié)構(gòu)進(jìn)行組織,進(jìn)行了改進(jìn)并確定了各種連線的通道寬度;結(jié)合對(duì)迷宮布線算法的分析以及benchmark電路實(shí)驗(yàn)的方法,提出了用于分段式網(wǎng)格連線的開(kāi)關(guān)盒和連接盒新結(jié)構(gòu),提高連線的面積利用效率.在FPGA IP核的接口方案上,基于邊界掃描測(cè)試電路提出了FPGA IP核的測(cè)試方案;結(jié)合擴(kuò)展邊界掃描測(cè)試電路得到的編程功和自動(dòng)下載電路,為FPGA IP核提供了具有兩種不同編程方法的編程接口.采用SMIC 0.35um 3層金屬CMOS工藝,實(shí)現(xiàn)了一個(gè)10萬(wàn)系統(tǒng)門(mén)規(guī)模的FDP結(jié)構(gòu),并和編程、測(cè)試接口一起進(jìn)行版圖設(shè)計(jì),試制了FDP100k芯片.FDP100k中包括了32×32個(gè)LC,128個(gè)可編程IO單元.在FDP100k的芯片測(cè)試中,對(duì)編程寄存器、各種可編程資源進(jìn)行測(cè)試,并完成電路實(shí)現(xiàn)、性能參數(shù)測(cè)試以及IP核接口的測(cè)試,結(jié)果表明FPGA IP核的整體功能正確.
標(biāo)簽： FPGAIP
上傳時(shí)間： 2013-04-24
上傳用戶：gokk
變分水平集用于圖像分割，效果好，但是速度有點(diǎn)慢 源碼及論文
上傳時(shí)間： 2013-06-30
上傳用戶：無(wú)聊來(lái)刷下
該文為WCDMA系統(tǒng)功率控制環(huán)路與閉環(huán)發(fā)射分集算法FPGA實(shí)現(xiàn)研究.主要內(nèi)容包括功率控制算法與閉環(huán)發(fā)射分集算法的分析與討論,在分析討論的基礎(chǔ)上進(jìn)行了FPGA實(shí)現(xiàn)方案的設(shè)計(jì)以及系統(tǒng)的實(shí)現(xiàn).另外在文中還介紹了可編程器件方面的常識(shí)、FPGA的設(shè)計(jì)流程以及同步電路設(shè)計(jì)方面的有關(guān)技術(shù).
上傳時(shí)間： 2013-05-18
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第三代移動(dòng)通信系統(tǒng)及技術(shù)是目前通信領(lǐng)域的研究熱點(diǎn)。本系統(tǒng)采用了第三代移動(dòng)通信系統(tǒng)的部分關(guān)鍵技術(shù)，采用直接序列擴(kuò)頻方式實(shí)現(xiàn)多路寬帶信號(hào)的碼分復(fù)用傳輸。在系統(tǒng)設(shè)計(jì)中，我們綜合考慮了系統(tǒng)性能要求，功能實(shí)現(xiàn)復(fù)雜度與系統(tǒng)資源利用率，選擇了并行導(dǎo)頻體制、串行滑動(dòng)相關(guān)捕獲方式、延遲鎖相環(huán)跟蹤機(jī)制、導(dǎo)頻信道估計(jì)方案和相干解擴(kuò)方式，并在Quartus軟件平臺(tái)上采用VHDL語(yǔ)言，在FPGA芯片CycloneEP1C12Q240C8上完成了系統(tǒng)設(shè)計(jì)。通過(guò)對(duì)硬件測(cè)試板的測(cè)試表明文中介紹的方案和設(shè)計(jì)方法是可行和有效的。并在測(cè)試的基礎(chǔ)上對(duì)系統(tǒng)提出了改進(jìn)意見(jiàn)。
標(biāo)簽： FPGA 多路 分 通信系統(tǒng)
上傳時(shí)間： 2013-06-27
上傳用戶：fzy309228829
差分跳頻(DFH)是集跳頻圖案、信息調(diào)制與解調(diào)于一體，是一個(gè)全面基于數(shù)字信號(hào)處理的全新概念的通信系統(tǒng)，其技術(shù)體制和原理與常規(guī)跳頻完全不同，較好地解決了數(shù)據(jù)速率和跟蹤干擾等問(wèn)題，代表了當(dāng)前短波通信的一個(gè)重要發(fā)展方向。美國(guó)Sanders公司推出了名為CHESS的新型短波跳頻通信系統(tǒng)，并獲得了成功，但我國(guó)對(duì)該體制和技術(shù)的研究還處于初始階段，目前還不太成熟，離實(shí)際應(yīng)用還有一段距離。 本文主要基于FPGA芯片的基礎(chǔ)上對(duì)差分跳頻進(jìn)行了研究，用FPGA來(lái)實(shí)現(xiàn)數(shù)字信號(hào)處理可以很好地解決并行性和速度問(wèn)題，而且其靈活的可配置特性，使得FPGA構(gòu)成的DSP系統(tǒng)非常易于修改、測(cè)試及硬件升級(jí)。而且設(shè)計(jì)中盡量采用軟件無(wú)線電體系結(jié)構(gòu)，減少模擬環(huán)節(jié)，把數(shù)字化處理盡量靠近天線，從而建立一個(gè)通用、標(biāo)準(zhǔn)、模塊化的硬件平臺(tái)，用軟件編程來(lái)實(shí)現(xiàn)差分跳頻的各種功能，從基于硬件的設(shè)計(jì)方法中解放出來(lái)。 本文首先介紹了課題背景及研究的意義，闡述了目前差分跳頻中頻率合成跟頻率識(shí)別的實(shí)現(xiàn)方案。在頻率合成中，著重對(duì)DDS的相位截?cái)嗾`差及幅度量化誤差進(jìn)行仿真，找出基于FPGA實(shí)現(xiàn)的最佳參數(shù)及改善方法。在頻率識(shí)別中，基于Xilinx公司提供FFT IP核，接收端中的位同步，頻率識(shí)別均在FFT的理論上進(jìn)行設(shè)計(jì)。最后根據(jù)設(shè)計(jì)方案制作基于FPGA的電路板。 設(shè)計(jì)中跳頻圖案、直接數(shù)字頻率合成器、頻率識(shí)別、位同步、跳頻圖案恢復(fù)、線性調(diào)頻z變換等模塊均采用Verilog和VHDL兩種通用硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)，以便能夠在所有廠家的FPGA芯片中移植。
上傳時(shí)間： 2013-07-22
上傳用戶：yezhihao
【免費(fèi)分享】電子設(shè)計(jì)1000例，不要分。。。
標(biāo)簽： 1000 分 電子設(shè)計(jì)
上傳時(shí)間： 2013-06-10
上傳用戶：moshushi0009
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