半整數分頻器的實現（verilog），本文以6.5分頻為例！很實用的！
標簽： verilog 整數 分頻器
上傳時間： 2014-08-20
上傳用戶：pompey
此為EDA設計的分頻器模塊。可以實現三種不同的頻率信號，可以通過使用者自由設置頻率大小
標簽： EDA 分頻器 模塊 頻率信號
上傳時間： 2013-12-22
上傳用戶：671145514
標簽： Verilog 分頻器 N倍奇數分頻器.(Verilog) N_odd_divider.v / Verilog module N_odd_divider (
標簽： Verilog N_odd_divider module 分頻器
上傳時間： 2014-01-12
上傳用戶：nanxia
分頻器的vhdl描述，在源代碼中完成對時鐘信號CLK的2分頻,4分頻,8分頻,16分頻
標簽： vhdl 分頻器
上傳時間： 2014-01-16
上傳用戶：奇奇奔奔
數控分頻器的輸出信號頻率為輸入數據的函數。用傳統的方法設計,其設計過程和電路都比較復雜,且設計成 果的可修改性和可移植性都較差。基于VHDL 的數控分頻器設計,整個過程簡單、快捷,極易修改,可移植性強。他可利用 并行預置數的加法計數器和減法計數器實現。廣泛應用于電子儀器、樂器等數字電子系統中。
標簽： VHDL 數控 分頻器 修改
上傳時間： 2014-11-29
上傳用戶：1051290259
verilog實現的奇數分頻器 針對任何規模的奇數分頻
標簽： verilog 分頻器 分頻 模
上傳時間： 2017-06-19
上傳用戶：GavinNeko
分別用分頻比交錯法及累加器分頻法完成非整數分頻器設計。
標簽： 分頻 分 累加器 整數
上傳時間： 2014-01-01
上傳用戶：shus521
用FPGA仿真實現數控分頻器，完整的工程文件
標簽： FPGA 仿真實現 數控 分頻器
上傳時間： 2014-06-18
上傳用戶：dyctj
此文件為EDA的8位分頻器，但可以用于不同位分頻器，如：1位到10位等，用Quartus軟件來，以文件VHD格式編譯即可
標簽： EDA 8位 分頻器
上傳時間： 2013-12-25
上傳用戶：003030
基于Quartus II的數控分頻器的項目設計，實現對時鐘信號的任意進制分頻，包含了項目文件和VHDL源代碼
標簽： Quartus 數控 分頻器 項目設計
上傳時間： 2017-07-18
上傳用戶：yangbo69
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