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分析建模

  • 靜態時序分析基本原理和時序分析模型

    01_靜態時序分析基本原理和時序分析模型

    標簽: 靜態時序分析 時序分析 模型

    上傳時間: 2013-10-17

    上傳用戶:lvchengogo

  • 使用Quartus II Timequest時序分析器約束分析設計

    使用Quartus II Timequest時序分析器約束分析設計

    標簽: Timequest Quartus II 時序

    上傳時間: 2013-10-12

    上傳用戶:1417818867

  • 在ISE中直接調用chipscope進行在線邏輯分析

    在ISE中直接調用chipscope進行在線邏輯分析

    標簽: chipscope ISE 邏輯分析

    上傳時間: 2013-11-02

    上傳用戶:13188549192

  • 使用Timequest約束和分析源同步電路

    04_使用Timequest約束和分析源同步電路

    標簽: Timequest 同步電路

    上傳時間: 2015-01-01

    上傳用戶:梧桐

  • Altium Designer 6 三維元件庫建模教程

    Altium Designer 6 三維元件庫建模教程 文檔名稱:AD系列軟件三維元件庫建模教程 文檔描述:介紹在 AltiumDesigner集成開發平臺下三維模型建立和使用方法 文檔版本:V1.0 作     者:林加添(lineay) 編寫時間:2009 年1 月 QQ:181346072 第一章:介紹 在傳統的電子整機設計過程中,電路設計部門和結構設計部門(或者由外部設計工作室設計)往往是被分為 兩個完全獨立的部門,因此在新產品開發過程中,都是結構設計好了,然后出內部 PCB 位置圖給 PCB 工程師, 而結構工程師并不了解電路設計過程中一些要點。對 PCB布局一些高度較高元器件位置很多并不符合 PCB 工程 師電路設計的要求。以至 PCB 工程師不得不將就結構工程師所設計的元件布局。最后產品出來時,因為 PCB 布 局不合理等各種因素,問題百出。這不僅影響產品開發速度。也會導致企業兩部門之間發生沖突。 然而目前國內大多的電子企業都是停留于這種狀態,關鍵原因目前電路部門和結構部門沒有一個有效、快捷 的軟件協作接口來幫助兩個部分之間更好協調工作、來有效提高工作效率。而面對競爭日益激烈的市場。時間就 是金錢,產品開發周期加長而導致開發成本加劇,也延誤了產品上市的時間。這不僅降低了企業在市場的競爭力 也加速了企業倒退的步伐。對于企業來說,都希望有一個有效的協調接口來加速整機的開發速度,從而提高產品

    標簽: Designer Altium 元件庫 建模

    上傳時間: 2013-11-16

    上傳用戶:chongchong1234

  • 基于FPGA的DDS雜散分析及抑制方法

    首先介紹了采用直接數字頻率合成(DDS)技術的正弦信號發生器的基本原理和采用FPGA實現DDS信號發生器的基本方法,然后結合DDS的原理分析了采用DDS方法實現的正弦信號發生器的優缺點,其中重點分析了幅度量化雜散產生的誤差及其原因,最后針對DDS原理上存在的幅度量化雜散,利用FPGA時鐘頻率可調的特點,重點提出了基于FPGA實現的DDS正弦信號發生器的兩種改進方法,經過MATLAB仿真驗證,改進方法較好的抑制了幅度量化雜散,減小了誤差。

    標簽: FPGA DDS 雜散分析

    上傳時間: 2013-11-21

    上傳用戶:himbly

  • 時序分析的好資料

    時序分析的好資料

    標簽: 時序分析

    上傳時間: 2013-12-21

    上傳用戶:yuhaihua_tony

  • 于博士信號完整性分析入門-初稿

    信號完整性 分析 新手入門知識

    標簽: 信號完整性

    上傳時間: 2013-10-31

    上傳用戶:wangjg

  • 對Altera 28nm FPGA浮點DSP設計流程和性能的獨立分析

      電子發燒友網核心提示:Altera公司昨日宣布,在業界率先在28 nm FPGA器件上成功測試了復數高性能浮點數字信號處理(DSP)設計。獨立技術分析公司Berkeley設計技術有限公司(BDTI)驗證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發套件上簡單方便的高效實現Altera浮點DSP設計流程,同時驗證了要求較高的浮點DSP應用的性能。本文是BDTI完整的FPGA浮點DSP分析報告。    Altera的浮點DSP設計流程經過規劃,能夠快速適應可參數賦值接口的設計更改,其工作環境包括來自MathWorks的MATLAB和 Simulink,以及Altera的DSP Builder高級模塊庫,支持FPGA設計人員比傳統HDL設計更迅速的實現并驗證復數浮點算法。這一設計流程非常適合設計人員在應用中采用高性能 DSP,這些應用包括,雷達、無線基站、工業自動化、儀表和醫療圖像等。

    標簽: Altera FPGA DSP 28

    上傳時間: 2015-01-01

    上傳用戶:sunshie

  • 天正建筑cad 8.0單機版破解版免費下載

    附件為天正建筑8.0單機版安裝程序,內含天正建筑8.0單機版破解文件和天正注冊機。 天正建筑8.0免費下載TArch 8采用了全新的開發技術,對軟件技術核心進行了全面的提升,特別在自定義對象核心技術方面取得了革命性突破!傳統的以自定義對象為基礎的建筑軟件每次大版本的升級都會造成文件格式不兼容,TArch8引入了動態數據擴展的技術解決方案,突破了這一限制。以這一開放性技術創新為基礎,用戶再也不需要為之后大版本升級的文件格式兼容問題而煩惱,同時,這也必將極大地促進設計行業圖紙交流問題的解決。 天正建筑8.0是為 cad 2008 而準備的 計算機輔助設計而量身定制軟件工具。是CAD更加強大。 軟件功能設計的目標定位 天正建筑8.0應用專業對象技術,在三維模型與平面圖同步完成的技術基礎上,進一步滿足建筑施工圖需要反復修改的要求。 利用天正專業對象建模的優勢,為規劃設計的日照分析提供日照分析模型(如下圖)和遮擋模型;為強制實施的建筑節能設計提供節能建筑分析模型。實現高效化、智能化、可視化始終是天正建筑CAD軟件的開發目標。 自定義對象構造專業構件 天正建筑8.0開發了一系列自定義對象表示建筑專業構件,具有使用方便、通用性強的特點。例如各種墻體構件具有完整的幾何和材質特征。可以像AutoCAD的普通圖形對象一樣進行操作, 可以用夾點隨意拉伸改變幾何形狀,與門窗按相互關系智能聯動(如下圖),顯著提高編輯效率。具有舊圖轉換的文件接口,可將TArch 3以下版本天正軟件繪制的圖形文件轉換為新的對象格式,方便原有用戶的快速升級。同時提供了圖形導出命令的文件接口,可將TArch 8.0 新版本繪制的圖形導出,作為下行專業條件圖使用。

    標簽: cad 8.0 單機

    上傳時間: 2013-10-23

    上傳用戶:獨孤求源

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