感應(yīng)電機(jī)由于具有可靠性好、結(jié)構(gòu)簡(jiǎn)單、價(jià)格低廉和體積小等優(yōu)點(diǎn)，成為生產(chǎn)實(shí)踐中應(yīng)用最廣泛的一種電動(dòng)機(jī)。然而，感應(yīng)電機(jī)是一個(gè)多變量、強(qiáng)耦合、非線性的時(shí)變系統(tǒng)，這使得感應(yīng)電機(jī)的控制十分復(fù)雜，尤其是在對(duì)控制精度要求比較高的場(chǎng)合，設(shè)計(jì)出高精度的感應(yīng)電機(jī)控制系統(tǒng)變得非常困難。 針對(duì)高精度感應(yīng)電機(jī)控制較困難的問題，本文分析了感應(yīng)電機(jī)的數(shù)學(xué)建模方法及電機(jī)控制策略問題。在對(duì)感應(yīng)電機(jī)的數(shù)學(xué)模型進(jìn)行了數(shù)學(xué)推導(dǎo)的基礎(chǔ)上，在Matlab/Simulink平臺(tái)上建立了感應(yīng)電機(jī)的電機(jī)模型，提出了一種感應(yīng)電機(jī)控制系統(tǒng)仿真建模的新方法。對(duì)常用的數(shù)字脈寬調(diào)制方法進(jìn)行了數(shù)學(xué)推導(dǎo)及仿真研究，并將模糊控制理論應(yīng)用于感應(yīng)電機(jī)的變頻調(diào)速系統(tǒng)中，改善了傳統(tǒng)PI控制器超調(diào)較大、響應(yīng)較慢、魯棒性差的缺點(diǎn)。仿真結(jié)果驗(yàn)證模糊PI控制方案的優(yōu)越性。 在感應(yīng)電機(jī)建模仿真的基礎(chǔ)上，根據(jù)高精度感應(yīng)電機(jī)控制器的需求及FPGA的特點(diǎn)，本文提出感應(yīng)電機(jī)控制器的的設(shè)計(jì)方案。按照FPGA模塊化設(shè)計(jì)思想，將整個(gè)系統(tǒng)進(jìn)行了合理的劃分，對(duì)SVPWM、Park變換、模糊PI控制器、反饋速度測(cè)量等重要模塊的FPGA硬件實(shí)現(xiàn)算法進(jìn)行了深入的研究。并在一些模塊算法的設(shè)計(jì)上提出了自己的思路。各模塊在Modelsim平臺(tái)上完成功能仿真后并下載到Spartan-3E開發(fā)板上完成硬件驗(yàn)證。
標(biāo)簽： FPGA 感應(yīng)電機(jī) 控制器
上傳時(shí)間： 2013-04-24
上傳用戶：tdyoung
電源測(cè)量與分析入門手冊(cè) 本入門手冊(cè)將主要介紹如何使用示波器和專用軟件進(jìn)行開關(guān)電源設(shè)計(jì)測(cè)量。兩個(gè)不同版本。都是中文的。 目錄 簡(jiǎn)介 電源設(shè)計(jì)中的問題以及測(cè)量要求 示波器與電源測(cè)量 開關(guān)電源基礎(chǔ) 準(zhǔn)備進(jìn)行電源測(cè)量 在一次采集中同時(shí)測(cè)量100 伏和100 毫伏電壓 消除電壓探頭和電流探頭之間的時(shí)間偏差 消除探頭零偏和噪聲 電源測(cè)量中記錄長度的作用 識(shí)別真正的Ton 與Toff 轉(zhuǎn)換 有源器件測(cè)量：開關(guān)元件 開關(guān)器件的功率損耗理論 截止損耗 開通損耗 詳細(xì)了解SMPS 的功率損耗 安全工作區(qū) 動(dòng)態(tài)導(dǎo)通電阻 di/dt dv/dt 無源器件測(cè)量：磁性元件 電感基礎(chǔ) 用示波器進(jìn)行電感測(cè)量 磁性元件功率損耗基礎(chǔ) 用示波器進(jìn)行磁性元件功率損耗測(cè)量 磁特性基礎(chǔ) 用示波器測(cè)量磁性元件特性 輸入交流供電測(cè)量 電源質(zhì)量測(cè)量基礎(chǔ) SMPS 的電源質(zhì)量測(cè)量 用示波器測(cè)量電源質(zhì)量 使用正確的工具 用示波器進(jìn)行電源質(zhì)量測(cè)量
上傳時(shí)間： 2013-07-03
上傳用戶：jjj0202
H.264視頻編解碼標(biāo)準(zhǔn)以其高壓縮比、高圖像質(zhì)量、良好的網(wǎng)絡(luò)適應(yīng)性等優(yōu)點(diǎn)在數(shù)字電視廣播、網(wǎng)絡(luò)視頻流媒體傳輸、視頻實(shí)時(shí)通信等許多方面得到了廣泛應(yīng)用。提高H.264幀內(nèi)預(yù)測(cè)的速度，對(duì)于實(shí)時(shí)性要求較高的場(chǎng)合具有重大的意義。為此，論文在總結(jié)國內(nèi)外相關(guān)研究的基礎(chǔ)上，針對(duì)H.264幀內(nèi)預(yù)測(cè)的軟件實(shí)現(xiàn)具有運(yùn)算量大、實(shí)時(shí)性差等缺點(diǎn)，提出了一種基于FPGA的高并行、多流水線結(jié)構(gòu)的幀內(nèi)預(yù)測(cè)算法的硬件實(shí)現(xiàn)。 論文在詳細(xì)闡述H.264幀內(nèi)預(yù)測(cè)編碼技術(shù)的基礎(chǔ)上，分析了17種預(yù)測(cè)模式算法，通過Matlab仿真建模，直觀地給出了預(yù)測(cè)模式的預(yù)測(cè)效果，并在JM12.2官方驗(yàn)證平臺(tái)上測(cè)試比較各種預(yù)測(cè)模式對(duì)編碼性能的影響，以此為根據(jù)對(duì)幀內(nèi)預(yù)測(cè)模式進(jìn)行裁剪。接著論文提出了基于FPGA的幀內(nèi)預(yù)測(cè)系統(tǒng)的設(shè)計(jì)方案，將前段采集劍的RGB圖像通過色度轉(zhuǎn)換模塊轉(zhuǎn)換成YCbCr圖像，存入片外SDRAM中，控制模塊負(fù)責(zé)讀寫數(shù)掘送入幀內(nèi)預(yù)測(cè)模塊進(jìn)行處理。幀內(nèi)預(yù)測(cè)模塊中，采用一種并行結(jié)構(gòu)的可配置處理單元，即先求和再移位最后限幅的電路結(jié)構(gòu)，來計(jì)算各預(yù)測(cè)模式下的預(yù)測(cè)值，極大地減小了預(yù)測(cè)電路的復(fù)雜度。針對(duì)預(yù)測(cè)模式選擇算法，論文采用多模式并行運(yùn)算的方法，即多個(gè)結(jié)構(gòu)相同的殘差計(jì)算模塊，同時(shí)計(jì)算各種預(yù)測(cè)模式對(duì)應(yīng)的SATD值，充分發(fā)揮FPGA高速并行處理的能力。其中Hadamard變換使用行列分離的變換方法，采用蝶形快速變換、流水線設(shè)計(jì)提高硬件的工作效率。最后，論文設(shè)計(jì)了LCD顯示模塊直觀地顯示所得到的最佳預(yù)測(cè)模式。 整個(gè)幀內(nèi)預(yù)測(cè)系統(tǒng)被劃分成多個(gè)功能模塊，采用層次化、模塊化的設(shè)計(jì)思想，并采用流水線結(jié)構(gòu)和乒乓操作來提高系統(tǒng)的并行性、運(yùn)行速度和總線利用率。所有模塊用Verilog語言設(shè)計(jì)，由Modelsim仿真和集成開發(fā)環(huán)境ISE9.1綜合。仿真與綜合結(jié)果表明，系統(tǒng)時(shí)鐘頻率最高達(dá)到106.7MHz。該設(shè)計(jì)在完成功能的基礎(chǔ)上，能夠較好地滿足實(shí)時(shí)性要求。論文對(duì)于研究基于FPGA的H.264視頻壓縮編碼系統(tǒng)進(jìn)行了有益的探索，具有一定的實(shí)用價(jià)值。
標(biāo)簽： H264 視頻編碼器 幀內(nèi)預(yù)測(cè) 系統(tǒng)設(shè)計(jì)
上傳時(shí)間： 2013-07-21
上傳用戶：ABCD_ABCD
Summit Design公司基于ESL設(shè)計(jì)產(chǎn)品的最新Visual Elite圖像產(chǎn)品具有Advanced SystemC建模及分析功能。該工具的最新版本包括原始SystemC構(gòu)造，允許用戶在SystemC內(nèi)建模并驗(yàn)證設(shè)計(jì)。 該工具的HDL版本可幫助門級(jí)設(shè)計(jì)師們學(xué)習(xí)用Verilog和VHDL設(shè)計(jì)。最新版本的Visual Elite可幫助硬件設(shè)計(jì)師們和C/C++編程者迅速使用SystemC語言創(chuàng)建系統(tǒng)。Visual Elite 允許用戶熟悉語言后，使用預(yù)建圖形模塊創(chuàng)建系統(tǒng)并自行創(chuàng)建文本模塊。 該工具的瀏覽器
上傳時(shí)間： 2013-04-24
上傳用戶：東大小布
NC-Sim工具進(jìn)行邏輯驗(yàn)證，通常編寫B(tài)FM是不可缺少的工作，而激勵(lì)產(chǎn)生、結(jié)果分析和建模只能選擇高級(jí)語言了。您推薦使用C/C++
上傳時(shí)間： 2013-08-03
上傳用戶：gjzeus
現(xiàn)場(chǎng)可編程門陣列(FPGA)是一種可實(shí)現(xiàn)多層次邏輯器件。基于SRAM的FPGA結(jié)構(gòu)由邏輯單元陣列來實(shí)現(xiàn)所需要的邏輯函數(shù)。FPGA中，互連線資源是預(yù)先定制的，這些資源是由各種長度的可分割金屬線，緩沖器和．MOS管實(shí)現(xiàn)的，所以相對(duì)于ASIC中互連線所占用的面積更大。為了節(jié)省芯片面積，一般都采用單個(gè)MOS晶體管來連接邏輯資源。MOS晶體管的導(dǎo)通電阻可以達(dá)到千歐量級(jí)，可分割金屬線段的電阻相對(duì)于MOS管來說是可以忽略的，然而它和地之間的電容達(dá)到了0.1pf[1]。為了評(píng)估FPGA的性能，用HSPICE仿真模型雖可以獲得非常精確的結(jié)果，但是基于此模型需要花費(fèi)太多的時(shí)間。這在基于時(shí)序驅(qū)動(dòng)的工藝映射和布局布線以及靜態(tài)時(shí)序分析中都是不可行的。于是，非常迫切地需要一種快速而精確的模型。 FPGA中連接盒、開關(guān)盒都是由MOS管組成的。FPGA中的時(shí)延很大部分取決于互連，而MOS傳輸晶體管在互連中又占了很大的比重。所以對(duì)于MOS管的建模對(duì)FPGA時(shí)延估算有很大的影響意義。對(duì)于MOS管，Muhammad[15]采用導(dǎo)通電阻來代替MOS管，然后用。Elmore[3]時(shí)延和Rubinstein[4]時(shí)延模型估算互連時(shí)延。Elmore時(shí)延用電路的一階矩來近似信號(hào)到達(dá)最大值50％時(shí)的時(shí)延，而Rubinstein也是通過計(jì)算電路的一階矩估算時(shí)延的上下邊界來估算電路的時(shí)延，然而他們都是用來計(jì)算RC互連時(shí)延。傳輸管是非線性器件，所以沒有一個(gè)固定的電阻，這就造成了Elmore時(shí)延和Rubinstein時(shí)延模型的過于近似的估算，對(duì)整體評(píng)估FPGA的性能帶來負(fù)面因素。 本論文提出快速而精確的現(xiàn)場(chǎng)可編程門陣列FPGA中的互連資源MOS傳輸管時(shí)延模型。首先從階躍信號(hào)推導(dǎo)出適合50％時(shí)延的等效電阻模型，然后在斜坡輸入的時(shí)候，給出斜坡輸入時(shí)的時(shí)延模型，并且給出等效電容的計(jì)算方法。結(jié)果驗(yàn)證了我們精確的時(shí)延模型在時(shí)間上的開銷少的性能。 在島型FPGA中，單個(gè)傳輸管能夠被用來作為互連線和互連線之間的連接，或者互連線和管腳之間的連接，如VPR把互連線和管腳作為布線資源，管腳只能單獨(dú)作為輸入或者輸出管腳，以致于它們不是一個(gè)線網(wǎng)的起點(diǎn)就是線網(wǎng)的終點(diǎn)。而這恰恰忽略了管腳實(shí)際在物理上可以作為互連線來使用的情況(VPR認(rèn)為dogleg現(xiàn)象本身對(duì)性能提高不多)。本論文通過對(duì)dogleg現(xiàn)象進(jìn)行了探索，并驗(yàn)證了在使用SUBSET開關(guān)盒的情況下，dogleg能提高FPGA的布通率。
上傳時(shí)間： 2013-07-24
上傳用戶：yezhihao
·Matlab實(shí)現(xiàn)多線性主成份分析(MPCA)
上傳時(shí)間： 2013-06-30
上傳用戶：duoshen1989
·變頻器電路維修與故障實(shí)例分析
標(biāo)簽： 變頻器 分 電路維修 故障實(shí)例
上傳時(shí)間： 2013-04-24
上傳用戶：ywqaxiwang
·集成運(yùn)算放大器分析與設(shè)計(jì)
標(biāo)簽： 集成運(yùn)算放大器 分
上傳時(shí)間： 2013-04-24
上傳用戶：kakuki123
·紅外成像制導(dǎo)導(dǎo)彈自動(dòng)目標(biāo)識(shí)別應(yīng)用現(xiàn)狀的分析
標(biāo)簽： 紅外成像 制導(dǎo) 分 導(dǎo)彈
上傳時(shí)間： 2013-07-29
上傳用戶：Wibbly
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
<menu id="4uuio"></menu>