隨著我國工業和國民經濟的快速發展，電網負荷急劇增加，特別是沖擊性、非線性負荷所占比重不斷加大，使得供電電壓發生波動和閃變，嚴重影響著電網的電能質量。根據國際電工委員會(IEC)電磁兼容(EMC)標準IEC61000-3-7以及國標GB12326-2000，電壓波動和閃變己成為衡量電能質量的重要指標。 電壓波動和閃變作為衡量電能質量的重要指標，能更直接、迅速地反映出電網的供電質量。然而，目前國內還沒有很好的電壓波動與閃變測量的數字信號處理方法。為此，論文在深入研究電壓波動和閃變測量技術的基礎上，提出一種基于Simulink/DSP Builder的數字信號處理的FPGA設計方法，利用DSP Builder工具將Simulink的模型文件(．mdl)轉化成通用的硬件描述語言VHDL文件，避免了VHDL語言手動編寫系統的煩瑣過程，從而能夠將更多精力集中于系統算法的優化上。該方法充分利用Matlab/Simulink系統建模的優勢，同時也能夠發揮FPGA并行執行速度快、測量精度高的優點。 論文首先介紹了電壓波動和閃變的基木概念、特征量，闡述了電壓波動與閃變的測量原理，分析比較了現有測量方法和裝置的特點和優劣。然后依據電壓波動與閃變測量的IEC標準以及國家標準，在對電壓波動與閃變測量模擬仿真的基礎上研究其數字化實現方法，即采用數字濾波的方式在Simulink/DSP Builder工具下設計電壓波動與閃變測量系統的數字模型。同時在ModelSim SE6.1d軟件下進行了系統功能仿真，并且在Altera公司的FPGA設計軟件QuartusⅡ6.0下進行了系統時序仿真。 仿真結果表明，基于Simulink/DSP Builder窗口化的數字信號處理的FPGA設計方案，設計簡單、快捷高效，能夠滿足電壓波動和閃變測量最初的系統設計要求，為進一步從事電壓波動和閃變測量研究提供了一種全新的設計理念，具有一定的理論與現實意義。
上傳時間： 2013-07-10
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UBoot源碼分析及在S3C2440的移植過程
上傳時間： 2013-04-24
上傳用戶：CETM008
PID算法自從問世以來，一直受到廣泛的關注。隨著現代控制理論及智能控制技術的發展，PID算法也得到了長足的發展。結合傳統的PID控制算法，針對特定的控制領域，出現了一些新的控制算法，模糊PID控制算法就是在此基礎上漸漸形成并凸顯其控制特色。 同時隨著微電子技術的發展，現場可編程邏輯器件FPGA的發展及其EDA技術的日漸成熟，為集成控制芯片開拓了廣闊的發展空間。FPGA的發展為基于硬件的算法模塊的實現提供了可能性，同時節省了外圍的電路，使算法模塊的集成度大大提高。 本文針對當前國內外在算法研究方面的熱點問題，對模糊PID算法進行了深入的分析和研究。通過對汽輪機調節系統的結構分析，對其進行了數學建模。采用某汽輪機的實際設計運行參數，利用Matlab仿真軟件，對該汽輪機的數學模型進行了甩負荷動態特性仿真。仿真結果表明，模糊PID可以更好地解決汽輪發電機組在甩負荷過程中由于機組轉子飛升量太大而導致危急保安裝置動作，使得汽輪發電機組意外停機的問題，能夠保證汽輪發電機組在意外甩負荷時機組正常的機械運轉。根據模糊控制理論的特點及EDA技術和FPGA可編程邏輯器件的發展現狀，提出了在FPGA上實現模糊PID算法的具體實現方案。在綜合分析算法特性的基礎上，選擇Altera公司生產的CycloneⅡ系列中的EP2C35F672C6作為目標芯片，利用分層模塊化設計思想，在Altera公司提供的QuartusⅡ開發環境中，利用原理圖設計輸入和VHDL設計輸入相結合的方式實現了模糊PID控制算法，同時分別對實現的各個功能模塊和整個算法模塊進行了功能時序仿真。根據仿真結果分析，該設計實現了的模糊PID控制功能。 該控制算法模塊的FPGA實現很好的避免了因CPU或者其它問題導致算法程序跑飛、程序死循環、復位不可靠等問題，提高了控制的可靠性。同時加強了模塊的通用性，減少了系統硬件開發周期，節省了外圍設備的電路，降低了設計開發成本。
上傳時間： 2013-07-21
上傳用戶：thinode
這是我們的電路分析課件，希望能幫到正在學將要學想要學這門課的同志們
標簽： 電路分析基礎
上傳時間： 2013-06-10
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現場可編程門陣列(FPGA)的發展已經有二十多年，從最初的1200門發展到了目前數百萬門至上千萬門的單片FPGA芯片。現在，FPGA已廣泛地應用于通信、消費類電子和車用電子類等領域，但國內市場基本上是國外品牌的天下。 在高密度FPGA中，芯片上時鐘分布質量變的越來越重要，時鐘延遲和時鐘偏差已成為影響系統性能的重要因素。目前，為了消除FPGA芯片內的時鐘延遲，減小時鐘偏差，主要有利用延時鎖相環(DLL)和鎖相環(PLL)兩種方法，而其各自又分為數字設計和模擬設計。雖然用模擬的方法實現的DLL所占用的芯片面積更小，輸出時鐘的精度更高，但從功耗、鎖定時間、設計難易程度以及可復用性等多方面考慮，我們更愿意采用數字的方法來實現。 本論文是以Xilinx公司Virtex-E系列FPGA為研究基礎，對全數字延時鎖相環(DLL)電路進行分析研究和設計，在此基礎上設計出具有自主知識產權的模塊電路。 本文作者在一年多的時間里，從對電路整體功能分析、邏輯電路設計、晶體管級電路設計和仿真以及最后對設計好的電路仿真分析、電路的優化等做了大量的工作，通過比較DLL與PLL、數字DLL與模擬DLL，深入的分析了全數字DLL模塊電路組成結構和工作原理，設計出了符合指標要求的全數字DLL模塊電路，為開發自我知識產權的FPGA奠定了堅實的基礎。 本文先簡要介紹FPGA及其時鐘管理技術的發展，然后深入分析對比了DLL和PLL兩種時鐘管理方法的優劣。接著詳細論述了DLL模塊及各部分電路的工作原理和電路的設計考慮，給出了全數字DLL整體架構設計。最后對DLL整體電路進行整體仿真分析，驗證電路功能，得出應用參數。在設計中，用Verilog-XL對部分電路進行數字仿真，Spectre對進行部分電路的模擬仿真，而電路的整體仿真工具是HSIM。 本設計采用TSMC0.18μmCMOS工藝庫建模，設計出的DLL工作頻率范圍從25MHz到400MHz，工作電壓為1.8V，工作溫度為-55℃～125℃，最大抖動時間為28ps，在輸入100MHz時鐘時的功耗為200MW，達到了國外同類產品的相應指標。最后完成了輸出電路設計，可以實現時鐘占空比調節，2倍頻，以及1.5、2、2.5、3、4、5、8、16時鐘分頻等時鐘頻率合成功能。
上傳時間： 2013-06-10
上傳用戶：yd19890720
并行總線PATA從設計至今已快20年歷史，如今它的缺陷已經嚴重阻礙了系統性能的進一步提高，已被串行ATA(Serial ATA)即SATA總線所取代。SATA作為新一代磁盤接口總線，采用點對點方式進行數據傳輸，內置數據/命令校驗單元，支持熱插拔，具有150MB/s(SATA1.0)或300MB/s(SATA2.0)的傳輸速度。目前SATA已在存儲領域廣泛應用，但國內尚無獨立研發的面向FPGA的SATAIP CORE，在這樣的條件下設計面向FPGA應用的SATA IP CORE具有重要的意義。 本論文對協議進行了詳細的分析，建立了SATA IP CORE的層次結構，將設備端SATA IP CORE劃分成應用層、傳輸層、鏈路層和物理層；介紹了實現該IPCORE所選擇的開發工具、開發語言和所選用的芯片；在此基礎上著重闡述協議IP CORE的設計，并對各個部分的設計予以分別闡述，并編碼實現；最后進行綜合和測試。 采用FPGA集成硬核RocketIo MGT(RocketIo Multi-Gigabit Transceiver)實現了1.5Gbps的串行傳輸鏈路；設計滿足協議需求、適合FPGA設計的并行結構，實現了多狀態機的協同工作：在高速設計中，使用了流水線方法進行并行設計，以提高速度，考慮到系統不同部分復雜度的不同，設計采用部分流水線結構；采用在線邏輯分析儀Chipscope pro與SATA總線分析儀進行片上調試與測試，使得調試工作方便快捷、測試數據準確；嚴格按照SATA1.0a協議實現了SATA設備端IP CORE的設計。 最終測試數據表明，本論文設計的基于FPGA的SATA IP CORE滿足協議需求。設計中的SATA IP CORE具有使用方便、集成度高、成本低等優點，在固態電子硬盤SSD(Solid-State Disk)開發中應用本設計，將使開發變得方便快捷，更能夠適應市場需求。
上傳時間： 2013-06-21
上傳用戶：xzt
移動無線信道特性對移動通信系統性能具有重要影響，移動信道建模和仿真對移動通信系統的研發具有重要意義。因此，對移動信道建模與仿真進行研究，具有重要的理論意義和實際應用價值。 本文從無線電波的傳播特點出發，分析了無線電波的傳播模型和描述信道特性的主要參數，重點分析了移動小尺度衰落模型；結合無線電波傳輸環境的特點，研究了平坦衰落信道和頻率選擇性信道的特點，設計了基于FPGA的移動無線信道仿真器，同時給予了軟硬件驗證。 本文從衰落的數學模型角度研究了信道傳輸特性，以及各項參數對信道特性的影響。主要做了以下幾個方面的工作： 1.簡要介紹了無線電通信的發展史及信道建模與仿真的意義；論述了信道對無線信號主要的三類影響：自由空間的路徑損失、陰影衰落、多徑衰落；分析了無線通信傳播環境，移動無線通信信道仿真的基本模型，同時介紹了用正弦波疊加法和成型濾波器法建立信道確定型仿真模型的具體實現方法。 2.對移動無線信道特性進行了Matlab仿真，對仿真結果進行了對比分析，對影響信道特性的主要參數設置進行了分析仿真。 3.設計了一種基于FPGA的移動無線信道仿真器，并對實現該仿真器的關鍵技術和實現方法進行了分析。該信道仿真器能夠實時模擬窄帶信號條件下無線信道的主要特點，如多徑時延、多普勒頻移、瑞利衰落等，其主要的技術指標達到了設計要求。該模擬器結構簡單，參數可調，易于擴展，通用性強，可以部分或全部集成到處于研制階段的接收機中，以便于性能測試，也可應用于教學實踐。
上傳時間： 2013-04-24
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工業生產過程往往具有非線性、不確定性，難以建立精確的數學模型。應用常規的PID控制器難以達到理想的控制效果。作為的重要分支，人工神經網絡具有良好的非線性映射能力和高度的并行信息處理能力，已成為非線性系統建模、辨識和控制中常用的理論和方法。其中，神經元具有很強的信息綜合、學習記憶、自學習和自適應能力，可以處理那些難以用模型和規則描述的過程，將神經元與PID結合，應用到實際的控制中，可以在線調整PID的參數，使系統具有較強的抗干擾能力、自適應能力和較好的魯棒性。 目前，人工神經網絡的研究主要是神經網絡的理論研究、神經網絡的應用研究和神經網絡的實現技術研究，這三方面是相互依賴和相互促進的關系。本文主要側重的是神經網絡的實現技術研究方面，創新性地利用FPGA嵌入式系統開發技術實現單神經元PID智能控制器的研究與設計，并將其封裝成為一個專用的IP核供其他的控制系統使用。 首先，對單神經元PID智能控制器的設計原理和設計算法進行了深入的研究與分析；其次，利用MATLAB設計單神經元PID智能控制器，針對特定的被控對象，對其進行仿真實驗，獲得比較理想的系統輸出；然后，研究基于FPGA的單神經元智能控制算法的實現，對控制器進行VHDL語言分層設計，使用Altera公司的軟件QuartusⅡ6.1進行仿真實驗。兩個仿真實驗結果表明，基于FPGA的單神經元智能控制器比MATLAB設計的單神經元PID智能控制器性能優良。 本文的設計模塊主要包括權值修改模塊、誤差計算模塊、權值產生模塊和輸出模塊。在各個模塊的設計中進行了優化處理，使本文的設計不僅利用的硬件資源少，而且也有很快的運行速度，同時也改善了傳統控制器的控制性能。
上傳時間： 2013-04-24
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人臉自動識別技術是模式識別、圖像處理等學科的一個最熱門研究課題之一。隨著社會的發展,各方面對快速有效的自動身份驗證的要求日益迫切，而人臉識別技術作為各種生物識別技術中最重要的方法之一，已經越來越多的受到重視。對于具有實時，快捷，低誤識率的高性能算法以及對算法硬件加速的研究也逐漸展開。 本文詳細分析了智能人臉識別算法原理，發展概況和前景，包括人臉檢測算法，人眼定位算法，預處理算法，PCA和ICA 算法，詳細分析了項目情況，系統劃分，軟硬件平臺的資源和使用。并在ISE軟件平臺上，用硬件描述語言(verilog HDL)對算法部分嚴格按照FPGA代碼風格進行了RTL 硬件建模，并對C++算法進行了優化處理，通過仿真與軟件算法結果進行比對，評估誤差，最后在VirtexII Pro FPGA 上進行了綜合實現。 主要研究內容如下： 首先，對硬件平臺xilinx的VirtexII Pro FPGA 上的系統資源進行了描述和研究，對存儲器sdram,RS-232 串口，JTAG 進行了研究和調試，對Coreconnect的OPB總線仲裁機理進行了兩種算法的比較，RTL 設計，仿真和綜合。利用ISE和VC++軟件平臺，對verilog和C++算法進行同步比較測試，使每步算法對應正確的結果。對軟硬件平臺的合理使用使得在項目中能盡可能多的充分利用硬件資源，制板時正確選型，以及加快設計和調試進度。其次，對人臉識別算法流程中的人臉檢測，人眼定位，預處理，識別算法分別進行了比較研究，選取其中各自性能最好的一種算法對其原理進行了分析討論。人臉檢測采用adaboost 算法，因其速度和精度的綜合性能表現優異。人眼定位采用小塊合并算法，因為它具有快速，準確，弱時實的特點。預處理算法采用直方圖均衡加平滑的算法，簡單，高效。 識別算法采用PCA 加ICA 算法，它能最大的弱化姿態和光照對人臉識別的影響。 最后，使用Verilog HDL 硬件描述語言進行算法的RTL 建模，在C++算法的基礎上，保證原來效果的前提下，根據FPGA 硬件特點對算法進行了優化。視頻輸入輸出是人臉識別的前提，它提供FPGA 上算法需要處理的數據，預處理算法在C++算法的基礎上進行了優化，最大的減少了運算量，提高了運算速度，16 位計算器模塊使得在算法實現時可以根據系統要求，在FPGA的ip 核和自己設計的模塊之間選擇性能更好的一個來調用，FIFO的設計提供同步和異步時鐘域的數據緩存。設計在ISE和VC++軟件平臺同時進行，隨時對verilog和C++數據進行監測和比對。全部設計模塊通過仿真，達到預定的性能要求，并在FPGA 上綜合實現。
上傳時間： 2013-07-13
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對弓網故障的檢測是當今列車檢測的一項重要任務。原始故障視頻圖像具有極大的數據量，使實時存儲和傳輸故障視頻圖像極其困難。由于視頻的數據量相當大，需要采用先進的視頻編解碼協議進行處理，進而實現檢測現場的實時監控。 @@ H．264/AVC(Advanced Video Coding)作為MPEG-4的第10部分，因其具有超高的壓縮效率、極好的網絡親和性，而被廣泛研究與應用。H．264/AVC采用了先進的算法，主要有整數變換、1/4像素精度插值、多模式幀間預測、抗塊效應濾波器和熵編碼等。 @@ 本文使用硬件描述語言Verilog，以紅色颶風 II開發板作為硬件平臺，在開發工具QUARTUSII 6．0和MODELSIM_SE 6．1B環境中完成軟核的設計與仿真驗證。以Altera公司的CycloneII FPGA(Field Programmable Gate Array)EP2C35F484C8作為核心芯片，實現視頻圖像采集、存儲、顯示以及實現H．264/AVC部分算法的基本系統。 @@ FPGA以其設計靈活、高速、具有豐富的布線資源等特性，逐漸成為許多系統設計的首選，尤其是與Verilog和VHDL等語言的結合，大大變革了電子系統的設計方法，加速了系統的設計進程。 @@ 本文首先分析了FPGA的特點、設計流程、verilog語言等，然后對靜態圖像及視頻圖像的編解碼進行詳細的分析，比如H．264/AVC中的變換、量化、熵編碼等：并以JM10．2為平臺，運用H．264/AVC算法對視頻序列進行大量的實驗，對不同分辨率、量化步長、視頻序列進行編解碼以及對結果進行分析。接著以紅色颶風II開發板為平臺，進行視頻圖像的采集存儲、顯示分析，其中詳細分析了SAA7113的配置、CCD信號的A/D轉換、I2C總線、視頻的數字化ITU-R BT．601標準介紹及視頻同步信號的獲取、基于SDRAM的視頻幀存儲、VGA顯示控制設計；最后運用verilog語言實現H．264/AVC部分算法，并進行功能仿真，得到預計的效果。 @@ 本文實現了整個視頻信號的采集存儲、顯示流程，詳細研究了H．264/AVC算法，并運用硬件語言實現了部分算法，對視頻編解碼芯片的設計具有一定的參考價值。 @@關鍵詞：FPGA；H．264/AVC；視頻；verilog；編解碼
上傳時間： 2013-04-24
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