寫一個程式將n個整數相加, 輸入檔的第一行是一個整數n, 接著n行每一行是一個整數, 你的程式要將這些整數相加並將結果輸出, 其中每個整數為不超過50位數的十進位數字
標簽： 程式
上傳時間： 2015-05-03
上傳用戶：佳期如夢
給出了分形計算的源代碼的matlab程序，可以迅速幫助大家進行分形的分析與計算，參數容易設置
上傳時間： 2013-12-29
上傳用戶：as275944189
里面介紹一些關于分形圖形的知識，包括分形的維數，以及介紹了Mandelbrot和Juia集經典分形圖形的實現。
上傳時間： 2016-07-01
上傳用戶：123啊
自“9.11”后，隨著人們對安防需求的升級，門禁控制系統得到日益廣泛的應用，不斷提高門禁系統的安全性成為研究的重要課題。第四代門禁系統結合了人體生物特征識別技術，利用人體本身具有的物理特征(如指紋、虹膜、臉型、掌紋等)或行為特征(如步態、簽名等)來確定人的身份，取代或加強傳統的身份識別方法。 論文采用掌形識別為控制方案，基于ARM920T內核的EP9315芯片為門禁系統CPU，設計和調試了系統的硬件平臺。 論文研究了掌形識別算法，進行了三方面的工作。 首先研究了掌形中的手形特征，提出了一種基于骨架特征的手形識別算法，很好的克服了手指旋轉給識別帶來的干擾。 然后研究了掌形中的掌紋特征，通過系列圖像處理，分離出手掌的三條主線，提取主線端點，并在主線上等間隔采樣，利用端點和采樣點進行匹配，擁有很高的識別率。 最后結合手形與掌紋特征，實現掌形識別。依據手形特征對掌形庫進行粗分類，利用掌紋特征進行匹配，算法擁有很快的識別速度與穩定較高的識別率。對分類規則提出了新思路與方法。 論文還提出了基于ARM的門禁系統方案。成功設計了以基于ARM920T內核的EP9315芯片為CPU的最小系統，設計PCB圖并制板，最后調試了系統的底層電路。 論文的研究設計工作，通過提高掌形識別算法的識別率，達到了提高門禁系統安全性的目的；ARM平臺的設計與調試，在工程實際中有參考價值。
上傳時間： 2013-04-24
上傳用戶：zsjzc
摘要: 介紹了時鐘分相技術并討論了時鐘分相技術在高速數字電路設計中的作用。 關鍵詞: 時鐘分相技術; 應用 中圖分類號: TN 79 文獻標識碼:A 文章編號: 025820934 (2000) 0620437203 時鐘是高速數字電路設計的關鍵技術之一, 系統時鐘的性能好壞, 直接影響了整個電路的 性能。尤其現代電子系統對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時鐘設計上面。但隨著系統時鐘頻率的升高。我們的系統設計將面臨一系列的問 題。 1) 時鐘的快速電平切換將給電路帶來的串擾(Crosstalk) 和其他的噪聲。 2) 高速的時鐘對電路板的設計提出了更高的要求: 我們應引入傳輸線(T ransm ission L ine) 模型, 并在信號的匹配上有更多的考慮。 3) 在系統時鐘高于100MHz 的情況下, 應使用高速芯片來達到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個系統所需要的電流增大, 發 熱量增多, 對系統的穩定性和集成度有不利的影響。 4) 高頻時鐘相應的電磁輻射(EM I) 比較嚴重。 所以在高速數字系統設計中對高頻時鐘信號的處理應格外慎重, 盡量減少電路中高頻信 號的成分, 這里介紹一種很好的解決方法, 即利用時鐘分相技術, 以低頻的時鐘實現高頻的處 理。 1 時鐘分相技術 我們知道, 時鐘信號的一個周期按相位來分, 可以分為360°。所謂時鐘分相技術, 就是把 時鐘周期的多個相位都加以利用, 以達到更高的時間分辨。在通常的設計中, 我們只用到時鐘 的上升沿(0 相位) , 如果把時鐘的下降沿(180°相位) 也加以利用, 系統的時間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時鐘分為4 個相位(0°、90°、180°和270°) , 系統的時間分辨就 可以提高為原來的4 倍(如圖1b 所示)。 以前也有人嘗試過用專門的延遲線或邏輯門延時來達到時鐘分相的目的。用這種方法產生的相位差不夠準確, 而且引起的時間偏移(Skew ) 和抖動 (J itters) 比較大, 無法實現高精度的時間分辨。 近年來半導體技術的發展, 使高質量的分相功能在一 片芯片內實現成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優異的時鐘 芯片。這些芯片的出現, 大大促進了時鐘分相技術在實際電 路中的應用。我們在這方面作了一些嘗試性的工作: 要獲得 良好的時間性能, 必須確保分相時鐘的Skew 和J itters 都 比較小。因此在我們的設計中, 通常用一個低頻、高精度的 晶體作為時鐘源, 將這個低頻時鐘通過一個鎖相環(PLL ) , 獲得一個較高頻率的、比較純凈的時鐘, 對這個時鐘進行分相, 就可獲得高穩定、低抖動的分 相時鐘。 這部分電路在實際運用中獲得了很好的效果。下面以應用的實例加以說明。2 應用實例 2. 1 應用在接入網中 在通訊系統中, 由于要減少傳輸 上的硬件開銷, 一般以串行模式傳輸 圖3 時鐘分為4 個相位 數據, 與其同步的時鐘信號并不傳輸。 但本地接收到數據時, 為了準確地獲取 數據, 必須得到數據時鐘, 即要獲取與數 據同步的時鐘信號。在接入網中, 數據傳 輸的結構如圖2 所示。 數據以68MBös 的速率傳輸, 即每 個bit 占有14. 7ns 的寬度, 在每個數據 幀的開頭有一個用于同步檢測的頭部信息。我們要找到與它同步性好的時鐘信號, 一般時間 分辨應該達到1ö4 的時鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統時鐘頻率應在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對整個系統設計帶來很多的困擾。 我們在這里使用鎖相環和時鐘分相技術, 將一個16MHz 晶振作為時鐘源, 經過鎖相環 89429 升頻得到68MHz 的時鐘, 再經過分相芯片AMCCS4405 分成4 個相位, 如圖3 所示。 我們只要從4 個相位的68MHz 時鐘中選擇出與數據同步性最好的一個。選擇的依據是: 在每個數據幀的頭部(HEAD) 都有一個8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個相位的時鐘去鎖存數據, 如果經某個時鐘鎖存后的數據在這個指定位置最先檢測出這 個KWD, 就認為下一相位的時鐘與數據的同步性最好(相關)。 根據這個判別原理, 我們設計了圖4 所示的時鐘分相選擇電路。 在板上通過鎖相環89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時鐘: 用這4 個 時鐘分別將輸入數據進行移位, 將移位的數據與KWD 作比較, 若至少有7bit 符合, 則認為檢 出了KWD。將4 路相關器的結果經過優先判選控制邏輯, 即可輸出同步性最好的時鐘。這里, 我們運用AMCC 公司生產的 S4405 芯片, 對68MHz 的時鐘進行了4 分 相, 成功地實現了同步時鐘的獲取, 這部分 電路目前已實際地應用在某通訊系統的接 入網中。 2. 2 高速數據采集系統中的應用 高速、高精度的模擬- 數字變換 (ADC) 一直是高速數據采集系統的關鍵部 分。高速的ADC 價格昂貴, 而且系統設計 難度很高。以前就有人考慮使用多個低速 圖5 分相技術應用于采集系統 ADC 和時鐘分相, 用以替代高速的ADC, 但由 于時鐘分相電路產生的相位不準確, 時鐘的 J itters 和Skew 比較大(如前述) , 容易產生較 大的孔徑晃動(Aperture J itters) , 無法達到很 好的時間分辨。 現在使用時鐘分相芯片, 我們可以把分相 技術應用在高速數據采集系統中: 以4 分相后 圖6 分相技術提高系統的數據采集率 的80MHz 采樣時鐘分別作為ADC 的 轉換時鐘, 對模擬信號進行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號經過 緩沖、調理, 送入ADC 進行模數轉換, 采集到的數據寫入存儲器(M EM )。各個 采集通道采集的是同一信號, 不過采樣 點依次相差90°相位。通過存儲器中的數 據重組, 可以使系統時鐘為80MHz 的采 集系統達到320MHz 數據采集率(如圖6 所示)。 3 總結 靈活地運用時鐘分相技術, 可以有效地用低頻時鐘實現相當于高頻時鐘的時間性能, 并 避免了高速數字電路設計中一些問題, 降低了系統設計的難度。
上傳時間： 2013-12-17
上傳用戶：xg262122
為深入了解基于UC3854A控制的PFC變換器中的動力學特性，研究系統參數變化對變換器中分岔現象的影響，在建立Boost PFC變換器雙閉環數學模型的基礎上，用Matlab軟件對變換器中慢時標分岔及混沌等不穩定現象進行了仿真。在對PFC變換器中慢時標分岔現象仿真的基礎上，分析了系統參數變化對分岔點的影響，并進行了仿真驗證。仿真結果清晰地顯示了輸入整流電壓的幅值變化對系統分岔點的影響。 Abstract: In order to better understand the dynamics characteristic of power factor correction converter based on UC3854A， and make the way that parameters change influences the bifurcation phenomena of the system clearly. The math model of the two closed loop circuits to the Boost PFC （Power Factor Correction） converter controller was built. Then， with the help of Matlab， the simulation for nonlinear phenomena such as chaos and slow-scale bifurcation in the PFC converter was made. Finally the factors that have influence to the phenomenon of bifurcation under slow-scale in PFC converter were analyzed. The simulation results clearly show the parameters change influences the bifurcation point of the system.
上傳時間： 2013-10-17
上傳用戶：杜瑩12345
文章的設計是采用內部互聯一分二功分器的方法來實現多路功分器, 因為實際制作中很難將一分二功分器直接相連, 所以在一分二功分器之間需要采用傳輸線進行連接, 本文主要研究了內部互聯多路多節功分器的性能以及傳輸線對內部互聯多路多節功分器的影響。
上傳時間： 2013-10-26
上傳用戶：15501536189
用二端口S-參數來表征差分電路的特性■ Sam Belkin差分電路結構因其更好的增益，二階線性度，突出的抗雜散響應以及抗躁聲性能而越來越多地被人們采用。這種電路結構通常需要一個與單端電路相連接的界面，而這個界面常常是采用“巴倫”器件（Balun），這種巴倫器件提供了平衡結構-到-不平衡結構的轉換功能。要通過直接測量的方式來表征平衡電路特性的話，通常需要使用昂貴的四端口矢量網絡分析儀。射頻應用工程師還需要確定幅值和相位的不平衡是如何影響差分電路性能的。遺憾的是，在射頻技術文獻中，很難找到一種能表征電路特性以及衡量不平衡結構所產生影響的好的評估方法。這篇文章的目的就是要幫助射頻應用工程師們通過使用常規的單端二端口矢量網絡分析儀來準確可靠地解決作為他們日常工作的差分電路特性的測量問題。本文介紹了一些用來表征差分電路特性的實用和有效的方法， 特別是差分電壓，共模抑制（CMRR），插入損耗以及基于二端口S-參數的差分阻抗。差分和共模信號在差分電路中有兩種主要的信號類型：差分模式或差分電壓Vdiff 和共模電壓Vcm（見圖2）。它們各自的定義如下[1]：• 差分信號是施加在平衡的3 端子系統中未接地的兩個端子之上的• 共模信號是相等地施加在平衡放大器或其它差分器件的未接地的端子之上。
上傳時間： 2013-10-14
上傳用戶：葉山豪
DES查分攻擊源代碼，包含DES算法的實現以及DES密碼的查分攻擊。
上傳時間： 2015-02-13
上傳用戶：ippler8
差分密碼分析，此實驗是對S-P密碼體制的差分分析
上傳時間： 2015-03-29
上傳用戶：kernaling
