使用FPGA設(shè)計(jì)WiMax接收機(jī)之OFDM同步硬體電路(內(nèi)附VHDL code)
標(biāo)簽： WiMax FPGA OFDM VHDL
上傳時(shí)間： 2016-01-22
上傳用戶：zhuyibin
AT Command 短信收發(fā)功能,需搭配 GSM Module 使用
標(biāo)簽： Command Module GSM AT
上傳時(shí)間： 2016-01-25
上傳用戶：417313137
ACDSEE9.0版的序號(hào)產(chǎn)生器 經(jīng)過測試 可以使用
標(biāo)簽： ACDSEE 9.0
上傳時(shí)間： 2016-01-28
上傳用戶：三人用菜
7號(hào)信令協(xié)議2M鏈路協(xié)議解碼程序源代碼，某軟件工具的核心功能代碼
標(biāo)簽： 信令協(xié)議 鏈路協(xié)議 解碼程序 源代碼
上傳時(shí)間： 2016-02-08
上傳用戶：1966640071
一個(gè)可以計(jì)算分壓電路的源碼。 可透過輸出與輸入電壓，計(jì)算電阻的大小；或透過輸入電壓與電阻，計(jì)算最後輸出之電壓
標(biāo)簽： 分
上傳時(shí)間： 2014-12-09
上傳用戶：hoperingcong
是一個(gè)用verilog寫成的加法器電路,可把七個(gè)元件加起來
標(biāo)簽： verilog 加法器 元件
上傳時(shí)間： 2014-01-07
上傳用戶：zhangzhenyu
使用硬體描述語言HDL 設(shè)計(jì)硬體電路，臺(tái)灣人寫的PPT講義，非常不錯(cuò)。VHDL硬件設(shè)計(jì)入門學(xué)習(xí)。VHDL基本語法架構(gòu)，VHDL的零件庫(Library)及包裝(Package)等內(nèi)容。
標(biāo)簽： HDL
上傳時(shí)間： 2014-01-22
上傳用戶：cxl274287265
5 bits 的加法器與減法器合併電路之原始程式製作
標(biāo)簽： bits 加法器 法器 程式
上傳時(shí)間： 2016-05-18
上傳用戶：ippler8
由董信、林生佑、汪召兵、周啟龍四人組成的代碼分析小組分析了sys_getitimer、sys_setitimer 和sys_alarm 三個(gè)系統(tǒng)調(diào)用并了解了定時(shí)器的工作機(jī)制，在這里我向簡要介紹一下我的源代碼分 析的情況。
標(biāo)簽： sys_getitimer sys_setitimer sys_alarm 代碼分析
上傳時(shí)間： 2013-12-12
上傳用戶：PresidentHuang
verilog除頻器可用於編碼段運(yùn)用可以穩(wěn)定電路設(shè)計(jì)
標(biāo)簽： verilog
上傳時(shí)間： 2013-12-26
上傳用戶：372825274
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