基于Verilog-HDL的硬件電路的實(shí)現(xiàn)
9.6 脈沖高電平和低電平持續(xù)時(shí)間的測(cè)量與顯示
9.6.1 脈沖高電平和低電平持續(xù)時(shí)間測(cè)量的工作原理
9.6.2 高低電平持續(xù)時(shí)間測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn)
9.6.3 改進(jìn)型高低電平持續(xù)時(shí)間測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn)
9.6.4 begin聲明語(yǔ)句的使用方法
9.6.5 initial語(yǔ)句和always語(yǔ)句的使用方法
9.6.6 時(shí)標(biāo)信號(hào)發(fā)生模塊的設(shè)計(jì)與實(shí)現(xiàn)
9.6.7 脈沖高低電平持續(xù)時(shí)間測(cè)量的Verilog-HDL描述
9.6.8 脈沖高低電平持續(xù)時(shí)間測(cè)量的硬件實(shí)現(xiàn)
標(biāo)簽：
Verilog-HDL
低電平
9.6
時(shí)間測(cè)量
上傳時(shí)間：
2013-11-30
上傳用戶：chenlong
