<font id="dzbll"></font>
偏振模色散(PMD)是限制光通信系統向高速率和大容量擴展的主要障礙，尤其是160Gb/s光傳輸系統中，由PMD引起的脈沖畸變現象更加嚴重。為了克服PMD帶來的危害，國內外已經開始了對PMD補償的研究。但是目前的補償系統復雜、成本高且補償效果不理想，因此采用前向糾錯(FEC)和偏振擾偏器配合抑制PMD的方法，可以實現低成本的PMD補償。 在實驗中將擾偏器連入光時分復用系統，通過觀察其工作前后的脈沖波形，發現擾偏器的應用改善了系統的性能。隨著系統速率的提高，對擾偏器速率的要求也隨之提高，目前市場上擾偏器的速率無法滿足160Gb/s光傳輸系統要求。通過對偏振擾偏器原理的分析，決定采用高速控制電路驅動偏振控制器的方法來實現高速擾偏器的設計。擾偏器采用鈮酸鋰偏振控制器，其響應時間小于100ns，是目前偏振控制器能夠達到的最高速率，但是將其用于160Gb/s高速光通信系統擾偏時，這個速率仍然偏低，因此，提出采用多段鈮酸鋰晶體并行擾偏的方法，彌補鈮酸鋰偏振控制器速率低的問題。通過對幾種處理器的分析和比較，選擇DSP+FPGA作為控制端，DSP芯片用于產生隨機數據，FPGA芯片具有豐富的I/O引腳，工作頻率高，可以實現大量數據的快速并行輸出。這樣的方案可以充分發揮DSP和FPGA各自的優勢。另外對數模轉換芯片也要求響應速度快，本論文以FPGA為核心，完成了FPGA與其它芯片的接口電路設計。在QuartusⅡ集成環境中進行FPGA的開發，使用VHDL語言和原理圖輸入法進行電路設計。 本文設計的偏振擾偏器在高速控制電路的驅動下，可以實現大量的數據處理，采用多段鈮酸鋰晶體并行工作的方法，可以提高偏振擾偏器的速率。利用本方案制作的擾偏器具有高擾偏速率，適合應用于160Gb/s光通信系統中進行PMD補償。
上傳時間： 2013-04-24
上傳用戶：suxuan110425
近年來,隨著微電子技術的高速發展,數字圖像壓縮編碼技術的逐漸成熟,實時圖象處理在多媒體、HDTV、圖像通信等領域有著越來越廣泛的應用,圖像壓縮/解壓的IC芯片也已成為多媒體技術的核心,實現這些算法芯片的研究成為信息產業的新熱點.該文基于FPGA設計了JPEG圖像壓縮編解碼芯片,通過改進算法優化結構,在合理地利用硬件資源的條件下,有效地挖掘出算法內在的并行性.在JPEG編碼器設計中,改進了JEONG的DCT變換算法,采用流水線優化算法解決時間并行性問題,提高了DCT/IDCT模塊的運算速度;設計了基于查找表結構的定點乘法器,便于在設計中共享乘法單元,以適應流水線設計的要求;依據Huffman編碼表的規律性,采用并行查找表結構,用較少的存儲單元完成Huffman編解碼的運算,同時也提高了編解碼速度.在JPEG解碼器設計中,根據Huffman碼字本身的特點和JPEG標準,設計了一種Huffman碼字分組結構,基于該結構提出分組Huffman查找表及地址編碼的設計方法,進而完成了新的快速Huffman解碼算法及其模塊設計.整個設計及其各個模塊都在ALTERA公司的EDA工具QUARTUSII平臺上進行了邏輯綜合及功能和時序仿真.綜合和仿真結果表明,基于FPGA的JPEG圖像編解碼芯片消耗很少的FPGA硬件資源,達到了較高的工作頻率,在速度和資源利用率方面均達到了較優的狀態,可滿足實時JPEG圖像編解碼的要求.在邏輯設計的基礎上,該設計可以進一步作硬件仿真和實驗,將源代碼燒錄進FPGA芯片,作為獨立器件或有自主知識產權的JPEG IP模塊,應用于可視電話、手機和會議電視等低成本JPEG編解碼系統的實現.
上傳時間： 2013-05-31
上傳用戶：yuying4000
自90年代以來，LED顯示屏的設計制造和應用水平得到日益提高，LED顯示屏經歷了從單色、雙色圖文顯示屏，到圖像顯示屏，一直到今天的全彩色視頻顯示屏的發展過程。在此發展過程中，無論在器件的性能(超高亮度LED顯示屏及藍色發光二極管等)和系統組成(計算機化的全動態顯示系統)等方面都取得了長足的進步。 LED顯示屏相比與其它的平板顯示器，有其獨特的優越性，比如：可靠性高、使用壽命長、環境適應能力強、性價比高且成本低等特點，且隨著全彩屏顯示技術的日益完善，使得LED顯示屏在許多場合得到廣泛的應用。 本文詳細介紹了利用DVI接口作為視頻LED顯示屏數據源，利用查表的方法實現伽瑪矯正的實現方案和實現4096級灰度的LED視頻顯示屏控制系統的設計原理。通過對等長時間實現4096級灰度方案的分析，得到此方案在系統速度和顯示屏的亮度上存在的局限，提出采用變長時間和消影時間相結合的方案實現4096級灰度的方案及實現，這是在提高硬件成本以獲得成本，速度和亮度的折中。在此基礎上，提出了用脈沖打散輸出的方法改善LED顯示屏顯示效果，并探討了低幀頻無閃爍LED全彩屏的實現方法；對一些可以提高LED顯示屏系統技術的新技術展開討論，為今后的動態全彩色LED顯示屏具體實現打下堅實的理論基礎。
上傳時間： 2013-04-24
上傳用戶：793212294
該文進行的設計作為數控系統大課題中的一個子課題,主要研究利用PCI總線來實現對外圍IO的操作,硬件上包括設計一塊PCI接口卡并測試通過,軟件上實現了PCI接口卡在Linux下的驅動和用軟PLC來實現對外圍IO的操作.該文在比較幾種微機總線的基礎上,為了實現數控系統高速、高精度、低功耗的要求,采用PCI總線進行設計.隨著可編程邏輯器件的發展,為在一片PLD芯片內實現復雜的邏輯控制提供了條件.該文在綜合比較開發PCI卡的幾種方法的基礎上,選擇了使用FPGA來實現PCI接口卡設計.用VHDL語言對FPGA編程,采用模塊化的設計方法進行設計,用狀態機來控制PCI邏輯的時序.設計首先在EDA軟件上仿真通過后,制作成PCI板卡并在現場調試通過.為方便所設計的PCI卡在數控系統及其它系統中應用,該文設計了PCI卡在Linux下的設備驅動程序,主要包括設備的注冊與注銷、與Linux內核的接口、相關的入口函數、驅動程序的編碼、編譯、加載與卸載等,并編寫了相應的測試代碼,在Linux環境下調試通過.為了解決數控系統中PLC的應用問題,該文還設計了PCI卡在軟PLC中的應用.采用的軟PLC軟件是Linux下的MatPLC軟件.在詳細討論MatPLC工作原理的基礎上,設計了一個輸入模塊、一個輸出模塊和一個MatPLC配置文件.輸入模塊通過驅動程序從PCI卡中讀取數據,傳送到MatPLC內核的全局變量中,輸出模塊從內核全局變量讀取數據并進行邏輯運算,再輸出到PCI卡.將他們編譯通過,并進行測試,最終實現軟PLC對外圍IO端口的讀寫.該論文受到廣東省科技攻關項目[2002A1040402]、廣東省科技攻關項目[2003C101002]、廣州市重大科技攻關計劃[2002Z1-D0051]的資助.
上傳時間： 2013-07-18
上傳用戶：szchen2006
隨著電信數據傳輸對速率和帶寬的要求變得越來越迫切,原有建成的網絡是基于話音傳輸業務的網絡,已不能適應當前的需求.而建設新的寬帶網絡需要相當大的投資且建設工期長,無法滿足特定客戶對高速數據傳輸的近期需求.反向復用技術是把一個單一的高速數據流在發送端拆散并放在兩個或者多個低速數據鏈路上進行傳輸,在接收端再還原為高速數據流.該文提出一種基于FPGA的多路E1反向復用傳輸芯片的設計方案,使用四個E1構成高速數據的透明傳輸通道,支持E1線路間最大相對延遲64ms,通過鏈路容量調整機制,可以動態添加或刪除某條E1鏈路,實現靈活、高效的利用現有網絡實現視頻、數據等高速數據的傳輸,能夠節省帶寬資源,降低成本,滿足客戶的需求.系統分為發送和接收兩部分.發送電路實現四路E1的成幀操作,數據拆分采用線路循環與幀間插相結合的方法,A路插滿一幀(30時隙)后,轉入B路E1間插數據,依此類推,循環間插所有的數據.接收電路進行HDB3解碼,幀同步定位(子幀同步和復幀同步),線路延遲判斷,FIFO和SDRAM實現多路數據的對齊,最后按照約定的高速數據流的幀格式輸出數據.整個數字電路采用Verilog硬件描述語言設計,通過前仿真和后仿真的驗證.以30萬門的FPGA器件作為硬件實現,經過綜合和布線,特別是寫約束和增量布線手動調整電路的布局,降低關鍵路徑延時,最終滿足設計要求.
上傳時間： 2013-07-16
上傳用戶：asdkin
隨著計算機和集成電路技術的不斷發展,基于EDA技術的芯片設計正在成為電子系統設計的主流.現場可編程門陣列(FPGA)作為一種可編程專用集成電路(ASIC)已經廣泛應用于計算機、通信、航空航天等各個領域.一般來講,FPGA多用于高速通信和高速信號處理領域,以發揮其處理速度快的特點,本文將其應用于一低速低功耗系統——某水下遠程遙控接收系統,主要用其在頻域來實現水下遠程遙控的解碼,取得了令人滿意的效果.該文主要做了以下幾方面的工作.首先,深入研究和分析了在頻域實現水下遠程遙控解碼的原理并進行了遙控指令編碼設計;其次,用ALTERA公司的CYCLONE系列FPGA芯片完成了水下遠程遙控FPGA解碼芯片的設計工作,包括硬件描述語言(VHDL)編碼、電路前后仿真、綜合和布局布線工作,并對設計的FPGA解碼芯片進行了初步的功耗估算:最后設計制作了一塊FPGA解碼芯片電路驗證測試板,并完成了電路調試和測試.實驗測試結果表明,用FPGA實現水下遠程遙控解碼電路的方案是可行的,可以有效地縮小系統體積、提高系統可靠性,在保證系統性能情況下做到更低的功耗,還可以實現在系統配置和編程,使得系統的調試、升級和維護更加靈活方便.
上傳時間： 2013-06-03
上傳用戶：zoushuiqi
AES是美國于2000年10月份確立的高級加密標準，該標準的反饋鏈路模式AESCBC加密算法，用于在IPSec中替代DESCBC和3DESCBC。 加密是安全數據網絡的關鍵，要保證在公眾網上傳輸的信息不被竊取和偷聽，必須對數據進行加密。在不影響網絡性能的前提下，快速實現數據加密/解密，對于開發高性能的安全路由器、安全網關等對數據處理速度要求高的通信設備具有重要的意義。 在目前可查詢的基于FPGA技術實現AESCBC的設計中，最快的加/解密速度達到700Mbps/400MHZ。商用CPU奔騰4主頻3.06，用匯編語言編寫程序，全部資源用于加密解密，最快的加密解密速度可以達到1.4Gbps。但根據國外測試結果表明，即使開發的路由器本身就基于高性能的雙64位MIPS網絡處理器，軟件加密解決方案僅能達到路由器所要求的最低吞吐速率600Mbps。 本文首先研究分析了目前幾種實現AESCBC的方法有缺點的情況下，在深入研究影響硬件快速實現AESCBC難點基礎上，設計出一種適應于報文加密解密的硬件快速實現AESCBC的方案，在設計中采用加密解密和密鑰展開并行工作，實現了在線提供子密鑰。在解密中采用了雙隊列技術，實現了報文解密和子密鑰展開協調工作，提高了解密速度。 本文在quartus全面仿真設計方案的基礎上，全面驗證了硬件實現AESCBC方案的正確性，全面分析了本設計加密解密的性能。并且針對設計中的流水線效率低的問題，提出改善流水線性能的方案，設計出報文級并行加密解密方案，并且給出了硬件實現VPN的初步方案。實現了單一模塊加密速度達到1.16Gbps，單一模塊解密速度達到900Mbps，多個模塊并行工作加密解密速度達到6.4Gbps。 論文最后給出了總結與展望。目前實現的AESCBC算法，只能通過仿真驗證其功能的正確性，還需要下載到芯片上做進一步的驗證。要用硬件實現整個IPSec，還要進一步開發基于FPGA的技術。總之，為了適應路由器發展的需求，還有很多技術需要研究。
上傳時間： 2013-05-29
上傳用戶：wangzhen1990
加密算法一直在信息安全領域起著無可替代的作用,它直接影響著國家的未來和發展.隨著密碼分析水平、芯片處理能力和計算技術的不斷進步,原有的數據加密標準(DES)算法及其變形的安全強度已經難以適應新的安全需要,其實現速度、代碼大小和跨平臺性均難以繼續滿足新的應用需求.在未來的20年內,高級加密標準(AES)將替代DES成為新的數據加密標準.高級加密標準算法是采用對稱密鑰密碼實現的分組密碼,支持128比特分組長度及128比特、192比特與256比特可變密鑰長度.無論在反饋模式還是在非反饋模式中使用AES算法,其軟件和硬件對計算環境的適應性強,性能穩定,密鑰建立時間優良,密鑰靈活性強.存儲需求量低,即使在空間有限的環境使用也具備良好的性能.在分析高級加密標準算法原理的基礎上,描述了圈變換及密鑰擴展的詳細編制原理,用硬件描述語言(VHDL)描述了該算法的整體結構和算法流程.詳細論述了分組密碼的兩種運算模式(反饋模式和非反饋模式)下算法多種體系結構的實現原理,重點論述了基本體系結構、循環展開結構、內部流水線結構、外部流水線結構、混合流水線結構及資源共享結構等.最后在XILINX公司XC2S300E芯片的基礎上,采用自頂向下設計思想,論述了高級加密標準算法的FPGA設計方法,提出了具體模塊劃分方法并對各個模塊的實現進行了詳細論述.圈變換采用內部流水線結構,多個圈變換采用資源共享結構,密鑰調度與加密運算并行執行.占用芯片面積及引腳資源較少,在芯片選型方面具有很好的適應性.
上傳時間： 2013-06-20
上傳用戶：fairy0212
ASIC對產品成本和靈活性有一定的要求.基于MCU方式的ASIC具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對較低,運算速度也受到限制.常規ASIC的硬件具有速度優勢和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統硬件(CHW)相比,具有一定可配置特性的場可編程門陣列(FPGA)的出現,使建立在可再配置硬件基礎上的進化硬件(EHW)成為智能硬件電路設計的一種新方法.作為進化算法和可編程器件技術相結合的產物,可重構FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實現方法.論文認為面向分類的專用類可重構FPGA(ASR-FPGA)的研究,可使可重構電路粒度劃分的針對性更強、設計更易實現.論文研究的可重構FPGA的BCH通訊糾錯碼進化電路是一類ASR-FPGA電路的具體方法,具有一定的實用價值.論文所做的工作主要包括:(1)BCH編譯碼電路的設計——求取實驗用BCH碼的生成多項式和校驗多項式及其相應的矩陣并構造實驗用BCH碼;(2)建立基于可重構FPGA的基核——構造具有可重構特性的硬件功能單元,以此作為可重構BCH碼電路的設計基礎;(3)構造實現可重構BCH糾錯碼電路的方法——建立可重構糾錯碼硬件電路算法并進行實驗驗證;(4)在可重構糾錯碼電路基礎上,構造進化硬件控制功能塊的結構,完成各進化RLA控制模塊的驗證和實現.課題是將可重構BCH碼的編譯碼電路的實現作為一類ASR-FPGA的研究目標,主要成果是根據可編程邏輯電路的特點,選擇一種可編程樹的電路模型,并將它作為可重構FPGA電路的基核T;通過對循環BCH糾錯碼的構造原理和電路結構的研究,將基核模型擴展為能滿足糾錯碼電路需要的糾錯碼基本功能單元T;以T作為再劃分的基本單元,對FPGA進行"格式化",使T規則排列在FPGA上,通過對T的控制端的不同配置來實現糾錯碼的各個功能單元;在可重構基核的基礎上提出了糾錯碼重構電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進化硬件描述語言,通過轉換為相應的VHDL語言描述以實現硬件電路;采用RLA模型的有限狀態機FSM方式實現了可重構糾錯碼電路的EHW的各個控制功能塊.在實驗方面,利用Xilinx FPGA開發系統中的VHDL語言和電路圖相結合的設計方法建立了循環糾錯碼基核單元的可重構模型,進行循環糾錯BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進行了FPGA實現.課題在研究模型上選取的是比較基本的BCH糾錯碼電路,立足于解決基于可重構FPGA核的設計的基本問題.課題的研究成果及其總結的一套ASR-FPGA進化硬件電路的設計方法對實際的進化硬件設計具有一定的實際指導意義,提出的基于專用類基核FPGA電路結構的研究方法為新型進化硬件的器件結構的設計也可提供一種借鑒.
上傳時間： 2013-07-01
上傳用戶：myworkpost
該文利用FPGA技術,設計了全概率寬帶數字接收機的實驗平臺,并在其上提出了數字接收機實現的可行性方法,以及對這些方法的驗證.該文的主要貢獻和創新有以下幾個方面.提出了并行結構算法的工程實現,討論了解決前端采樣的高速數據流遠遠超過后端DSP處理能力問題的可行性方法.利用多相濾波下變頻的并行結構特點,使濾波器能夠以高效的形式實現,也使得后端的混頻能夠工作在一個較低的速率上.經過多相濾波下變頻處理后的數據,在速率和數量上都有大幅減少,達到了現有通用DSP器件的處理能力的要求.針對多相濾波下變頻與短數據快速測頻算法的特點,用FPGA搭建了其實驗模型,并利用微機EPP接口,對實驗目標板進行控制并與其進行數據交換.利用FPGA的在線編程特性,可以方便靈活對各種實現方法加以驗證、比較.同時也給調試帶來了方便,可以每個模塊單獨調試而不用改變硬件結構,使調試效率大大提高.該平臺也可用來對其他數字處理算法進行實現性分析與實驗.參考軟件無線電設計的概念和國內外相關文獻,提出了多項濾波下變頻結構的FPGA實現.傳統的DDC通過數字混頻、濾波、抽取實現數字下變頻,在高速A/D和電子偵察環境條件下商用DDC不能使用.該文采用濾波器多相分解方法,按數字混頻序列劃分調諧信道,使用先抽取,后低通濾波,再混頻的數字下變頻結構,高效實現了變載頻帶通信號數字下變頻.結合多相濾波下變頻結構、算法對測頻精度及速度的要求,提出了短數據快速測頻算法的具體實現,使用流水線的設計方法,提高了系統的數據吞吐率,在盡可能短的時間內提供多相濾波下變頻所需的載頻位置信息.以上兩部分的FPGA實現除了純粹的算法模塊外,還包括測試用的外圍模塊,以及運行于實驗平臺上的控制模塊、緩存、數據控制等.這些模塊也用FPGA來實現.
上傳時間： 2013-06-22
上傳用戶：haoxiyizhong
