CCD（電荷耦合器）攝像頭基本知識現(xiàn)在科學(xué)級的攝像頭比前幾年更尖端， 應(yīng)用領(lǐng)域也更廣了。在生物科學(xué)領(lǐng)域，從顯微鏡、分光光度計(jì)到膠文件、化學(xué)放光探測系統(tǒng)， 都用到了CCD 的攝像頭。但是很多研究工作者對CCD 的指標(biāo)仍云里霧里。下面對CCD 的一些常見指標(biāo)進(jìn)行表述。常見的CCD 一般指： CCD 攝像頭和插在電腦的采集卡區(qū)別數(shù)字?jǐn)z像頭與模擬攝像頭所有CCD 芯片都屬于模擬的設(shè)備。當(dāng)圖像進(jìn)入計(jì)算機(jī)是數(shù)字的。如果信號在攝像頭、采集卡兩部分完成數(shù)字化的，這個CCD 被認(rèn)為是模擬CCD。數(shù)字?jǐn)z像頭事實(shí)上是由內(nèi)置于攝像頭的數(shù)字化設(shè)備完成數(shù)字化過程， 這樣可以減少圖像噪音。與模擬攝像頭相比， 數(shù)字?jǐn)z像頭提高了攝像頭的信噪比、增加攝像頭的動態(tài)范圍、最大化圖像灰度范圍。科學(xué)級的絕大多數(shù)的CCD 芯片都是由Kodak、Sony、SIT 制造。評價(jià)CCD 的基本指標(biāo)信噪比SNR 真實(shí)體現(xiàn)攝像頭的檢測能力。所有的CCD 攝像頭的廠家為提高攝像頭的性能， 都盡力使信號（可達(dá)到滿井電子的數(shù)目） 最大同時盡可能減少噪音。
上傳時間： 2022-06-23
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常見一些玩家和工程師為音頻電路噪音所擾，這里就本人在實(shí)踐中總結(jié)出的一些經(jīng)驗(yàn)與大家分享。限于篇幅，本文僅討論模擬類音頻電路，數(shù)字、D類電路僅供參考，高頻、射頻電路地線排布規(guī)則與低頻模擬電路不同，因此沒有借鑒意義。噪音與放大器相生相伴，是無可避免的，所謂降低噪音，目的是將其降低至可接受的范圍，而不是將其根除：信噪比只能盡量提高，但不能大至無限。音頻電路噪音按來源可粗略分為電磁干擾、地線干擾、機(jī)械噪聲與熱噪聲幾類，下面來對噪音來源作簡要分析，并提出一些經(jīng)實(shí)踐證明行之有效的解決手段，希望能與同行探討。一 電磁干擾電磁干擾主要來源是電源變壓器和空間雜散電磁波。音頻電路尤其是早期的模擬音頻電路，多數(shù)是由市電提供電源，因此必然要使用電源變壓器。電源變壓器工作過程是一個“電—磁—電”的轉(zhuǎn)換過程，在電磁轉(zhuǎn)換過程中會產(chǎn)生一定的磁泄露，變壓器泄露的磁場被放大電路拾取并放大，最終經(jīng)過揚(yáng)聲器發(fā)出交流聲。
上傳時間： 2022-06-30
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摘 要：該文提出了一種新型雙聲道音頻Σ - Δ數(shù)模轉(zhuǎn)換器(DAC)小面積插值濾波器設(shè)計(jì)方法。該方法采用左右兩個聲道復(fù)用一個插值濾波器的新型結(jié)構(gòu)，并利用存儲器實(shí)現(xiàn)第1 級半帶濾波器，從而降低芯片的實(shí)現(xiàn)面積。提出重新排序方法，保證復(fù)用后兩個聲道的同步。設(shè)計(jì)在TSMC 0.18 μm 1.8 V/3.3 V 1P5M CMOS 工藝上實(shí)現(xiàn)，測試信噪比為106 dB，數(shù)字部分芯片的面積僅為0.198 mm2，功耗為0.65 mW。這種設(shè)計(jì)方法降低了Σ - Δ DAC系統(tǒng)中數(shù)字部分的面積和功耗，給模擬部分留有較大的設(shè)計(jì)裕量，這對模數(shù)混合系統(tǒng)的設(shè)計(jì)具有重要的意義。
標(biāo)簽： 插值濾波器
上傳時間： 2022-07-04
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隨著敵對人為干擾的日益增多和電磁環(huán)境的日益惡劣，抗干擾逐漸成為衛(wèi)星導(dǎo)航接收機(jī)的必備能力之一。傳統(tǒng)的單天線多延遲系統(tǒng)僅從時域抗干擾，抑制干擾能力有限。利用陣列天線，增加空域自由度，通過空域—時域級聯(lián)或空時聯(lián)合處理能夠顯著增強(qiáng)導(dǎo)航信號接收機(jī)的抗干擾性能。多個天線以不同的方式放置，即不同的陣形，會使得導(dǎo)航接收機(jī)具有不同的空域抗干擾性能。針對多種陣形對空域抗干擾性能的影響差異，開展了基于L陣、十字陣、均勻圓陣和帶圓心圓陣的自適應(yīng)抗干擾性能研究，分析了導(dǎo)致差異的原因，通過對比仿真，發(fā)現(xiàn)帶圓心的圓陣具有所選陣形中最優(yōu)的輸出信干噪比，進(jìn)一步推廣到空時自適應(yīng)抗干擾，也具有同樣的結(jié)論。結(jié)合工程實(shí)現(xiàn)，基于FPGA完成空時抗干擾硬件模塊設(shè)計(jì)，用Matlab產(chǎn)生的量化數(shù)據(jù)作為激勵，對硬件模塊的輸出結(jié)果進(jìn)行分析，與非自適應(yīng)空時波束形成結(jié)果相比，實(shí)驗(yàn)驗(yàn)證了模塊的有效性；與Matlab仿真處理的結(jié)果相比，驗(yàn)證了模塊的正確性。多種陣形自適應(yīng)抗干擾性能差異的研究對于一定孔徑和陣元個數(shù)條件下的陣列布陣具有一定的參考價(jià)值，空時抗干擾硬件模塊是抗干擾系統(tǒng)的核心，所做工作對工程實(shí)現(xiàn)具有一定的借鑒意義。
標(biāo)簽： FPGA 時域 導(dǎo)航系統(tǒng)
上傳時間： 2013-05-28
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提出了一種基于仿生小波變換和模糊推理的變步長自適應(yīng)濾波語音降噪算法。該算法首先用仿生小波變換法對包含噪聲的語音信號進(jìn)行小波分解，以分離出來的噪聲信號作為自適應(yīng)濾波器的輸入，選擇基于模糊推理變步長自適應(yīng)算法對帶噪聲語音信號進(jìn)行降噪處理，最終實(shí)現(xiàn)語音信號的信噪分離，去除語音信號中的噪聲。仿真結(jié)果表明，該方法對語音信號有較為明顯的降噪效果。
上傳時間： 2013-10-14
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利用鎖相環(huán)(PLL)和YTO相結(jié)合,設(shè)計(jì)出一種頻率合成器。實(shí)現(xiàn)了3～7 GHz的頻率覆蓋和低于0.2 Hz的頻率分辨率。全頻段相噪均在-108 dBc/Hz@10 kHz以下,具有較高的實(shí)用價(jià)值。
上傳時間： 2013-10-31
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傳統(tǒng)空時自適應(yīng)處理（STAP）算法不能抑制和導(dǎo)航信號同一方向的窄帶干擾并且輸出信干噪比不理想。針對此問題，本文提出了一種結(jié)合加權(quán)波束的改進(jìn)STAP抗干擾算法。這種新的算法能有效地抑制窄帶和寬帶干擾，并提升了輸出信干噪比（SINR）。
標(biāo)簽： STAP 加權(quán) 波束形成 抗干擾
上傳時間： 2013-11-05
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在非相參雷達(dá)測試系統(tǒng)中，頻率合成技術(shù)是其中的關(guān)鍵技術(shù).針對雷達(dá)測試系統(tǒng)的要求，介紹了一種用DDS激勵PLL的X波段頻率合成器的設(shè)計(jì)方案。文中給出了主要的硬件選擇及具體電路設(shè)計(jì)，通過對該頻率合成器的相位噪聲和捕獲時間的分析，及對樣機(jī)性能的測試，結(jié)果表明該X波段頻率合成器帶寬為800 MHz、輸出相位噪聲優(yōu)于-80 dBc/Hz@10 kHz、頻率分辨率達(dá)0.1 MHz， 可滿足雷達(dá)測試系統(tǒng)系統(tǒng)的要求。測試表明，該頻率合成器能產(chǎn)生低相噪、高分辨率、高穩(wěn)定度的X波段信號，具有較好的工程應(yīng)用價(jià)值。
標(biāo)簽： X波段 頻率合成器 設(shè)計(jì)方案
上傳時間： 2013-10-21
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LTC®3838 是一款雙輸出、兩相降壓型控制器，其采用一種受控恒定導(dǎo)通時間、谷值電流模式架構(gòu)，可提供快速負(fù)載階躍響應(yīng)、高開關(guān)頻率和低占空比能力。開關(guān)頻率范圍為 200kHz 至 2MHz，其鎖相環(huán)可在穩(wěn)態(tài)操作期間保持固定頻率，并可同步至一個外部時鐘
上傳時間： 2013-11-09
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傳統(tǒng)的8位51單片機(jī)，結(jié)構(gòu)簡單靈活，是本科學(xué)生學(xué)習(xí)微機(jī)原理的一個經(jīng)典例子，但由于51單片機(jī)功能過于簡單，很多時候無法滿足實(shí)際應(yīng)用的需要。因此，本小組的成員希望基于新一代的16位超低功耗單片機(jī)MSP430開發(fā)出新的功能全面的學(xué)習(xí)板，來給學(xué)生作為實(shí)驗(yàn)學(xué)習(xí)之用。這種單片機(jī)功耗低，功能比51單片機(jī)強(qiáng)大，能在很多應(yīng)用中廣泛使用，是功能接近ARM的單片機(jī)，能讓學(xué)生結(jié)合應(yīng)用來學(xué)習(xí)。
標(biāo)簽： MSP 430 單片機(jī) 項(xiàng)目
上傳時間： 2013-10-17
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