基于微處理器的數(shù)字PID控制器改變了傳統(tǒng)模擬PID控制器參數(shù)整定不靈活的問題。但是常規(guī)微處理器容易在環(huán)境惡劣的情況下出現(xiàn)程序跑飛的問題，如果實現(xiàn)PID軟算法的微處理器因為強干擾或其他原因而出現(xiàn)故障，會引起輸出值的大幅度變化或停止響應(yīng)。而FPGA的應(yīng)用可以從本質(zhì)上解決這個問題。因此，利用FPGA開發(fā)技術(shù)，實現(xiàn)智能控制器算法的芯片化，使之能夠廣泛的用于各種場合，具有很大的應(yīng)用意義。 首先分析FPGA的內(nèi)部結(jié)構(gòu)特點，總結(jié)FPGA設(shè)計技術(shù)及開發(fā)流程，指出實現(xiàn)結(jié)構(gòu)優(yōu)化設(shè)計，降低設(shè)計難度，是擴展設(shè)計功能、提高芯片性能和產(chǎn)品性價比的關(guān)鍵。控制系統(tǒng)由四個模塊組成，主要包括核心控制器模塊、輸入輸出模塊以及人機接口。其中控制器部分為系統(tǒng)的關(guān)鍵部件。在分析FPGA設(shè)計結(jié)構(gòu)類型和特點的基礎(chǔ)上，提出一種基于FPGA改進(jìn)型并行結(jié)構(gòu)的PID溫度控制器設(shè)計方法。在PID算法與FPGA的運算器邏輯映像過程中，采用將補碼的加法器代替減法器設(shè)計，增加整數(shù)運算結(jié)果的位擴展處理，進(jìn)行不同數(shù)據(jù)類型的整數(shù)歸一化等不同角度的處理方法融合為一體，可以有效地減少邏輯運算部件。應(yīng)用Ouartus Ⅱ圖形輸入與Verilog HDL語言相結(jié)合設(shè)計實現(xiàn)了PID控制器，用Modelsim仿真驗證了設(shè)計結(jié)果的正確性，用Synplify Pro進(jìn)行電路綜合，在Quaitus Ⅱ軟件中實現(xiàn)布局布線，最后生成FPGA的編程文件。根據(jù)控制系統(tǒng)的要求，論文設(shè)計完成了12位模數(shù)AD轉(zhuǎn)換器、數(shù)據(jù)顯示器、按鍵等相關(guān)外圍接口電路。 將一階、純滯后、大慣性電阻爐溫作為控制對象，以EP1C3T144 FPGA為核心，構(gòu)建PID控制系統(tǒng)。在采用Pt100溫度傳感器、分辨率為2℃、最大溫度控制范圍0～400℃的條件下，實驗結(jié)果表明，達(dá)到無超調(diào)的穩(wěn)定控制要求，為降低FPGA實現(xiàn)PID控制器的設(shè)計難度提供了有效的方法。
上傳時間： 2013-06-13
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互聯(lián)網(wǎng)、移動通信、星基導(dǎo)航是21世紀(jì)信息社會的三大支柱產(chǎn)業(yè)，而GPS系統(tǒng)的技術(shù)水平和發(fā)展歷程代表著全世界衛(wèi)星導(dǎo)航系統(tǒng)的發(fā)展?fàn)顩r。目前，我國已經(jīng)成為GPS的使用大國，衛(wèi)星導(dǎo)航產(chǎn)業(yè)鏈也已基本形成。然而，我們對GPS核心技術(shù)的研究還不夠深入，我國GPS產(chǎn)品的核心部分多數(shù)還是靠進(jìn)口。 GPS接收機工作時，為了將本地信號和接收到的信號同步，要完成復(fù)雜的信號處理過程。其中，如何捕獲衛(wèi)星信號并保持對信號的跟蹤是最重要的核心技術(shù)。很多研究者提出了多種解決方法，但這些方法多數(shù)都只停留在理論階段，無法應(yīng)用于GPS接收機系統(tǒng)進(jìn)行實時處理。 本課題在分析了多種現(xiàn)有算法的基礎(chǔ)上，研究設(shè)計了基于FPGA的GPS信號捕獲與跟蹤系統(tǒng)。在研究過程中，首先利用Nemerix公司的GPS芯片組設(shè)計制作了GPS接收機模塊，它能正常穩(wěn)定地工作，并可用作GPS基帶信號處理的研究平臺；該平臺可實時地輸出GPS數(shù)字中頻信號；本課題在中頻信號的基礎(chǔ)上深入研究了GPS信號的捕獲與跟蹤技術(shù)。先詳細(xì)分析比較了幾種GPS信號捕獲方法，給出了步進(jìn)相關(guān)的捕獲方案；接著分析了跟蹤環(huán)路的特點，給出了鎖頻環(huán)和鎖相環(huán)交替工作跟蹤載波以及載波輔助偽碼的跟蹤方案，并最終實現(xiàn)了這些方案。 本課題設(shè)計的GPS信號捕獲與跟蹤處理系統(tǒng)是通過硬件和軟件協(xié)同工作的方式實現(xiàn)的。硬件電路主要實現(xiàn)數(shù)據(jù)速率高、邏輯簡單的相關(guān)器功能；而基于MicroBlaze軟處理器的軟件主要實現(xiàn)數(shù)據(jù)速率低、邏輯復(fù)雜的功能。本文給出了硬件電路的詳細(xì)設(shè)計、仿真結(jié)果以及軟件設(shè)計的詳細(xì)流程。 本課題最終在FPGA上實現(xiàn)了GPS信號的捕獲與跟蹤功能，而且系統(tǒng)的性能良好。由此可以得出結(jié)論：本設(shè)計能夠滿足系統(tǒng)功能和性能的要求，可以直接用于實時GPS接收機系統(tǒng)的設(shè)計中，為自主設(shè)計GPS接收機奠定了基礎(chǔ)。 本課題的研究得到了大連市信息產(chǎn)業(yè)局集成電路設(shè)計專項的資助，項目名稱是“定位與通信集成功能的SOC設(shè)計”，研究成果將在2008年上半年投入試用。
上傳時間： 2013-04-24
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隨著信息技術(shù)的發(fā)展，數(shù)字信號的采集與處理在科學(xué)研究、工業(yè)生產(chǎn)、航空航天、醫(yī)療衛(wèi)生等部門得到越來越廣泛的應(yīng)用，這些應(yīng)用中對數(shù)字信號的傳輸速度提出了比較高的要求。傳統(tǒng)的基于ISA總線的信號傳輸效率低，嚴(yán)重制約著系統(tǒng)性能的提高。 PCI總線以其高性能、低成本、開放性、軟件兼容性等眾多優(yōu)點成為當(dāng)今最流行的計算機局部總線。但是，由于PCI總線硬件接口復(fù)雜、不易于接入、協(xié)議規(guī)范比較繁瑣等缺點，常常需要專用的接口芯片作為橋接，為了解決這一系列問題，本文提出了一種基于FPGA的PCI總線接口橋接邏輯的實現(xiàn)方案，支持PCI突發(fā)訪問方式，突發(fā)長度為8至128個雙字長度，核心FPGA芯片采用ALTERA公司的CYCLONE FPGA系列的EP1C6Q240C8，容量為6000個邏輯宏單元，速度為-8，編譯后系統(tǒng)速度可以達(dá)到80MHz，取得了良好的效果。 基于FPGA的PCI總線接口橋接邏輯的核心是PCI接口模塊。在硬件方面，特別討論了PCI接口模塊、地址轉(zhuǎn)換模塊、數(shù)據(jù)緩沖模塊、外部接口模塊和SRAM DMA控制模塊等五個功能模塊的設(shè)計方案和硬件電路實現(xiàn)方法，著重分析了PCI接口模塊的數(shù)據(jù)傳輸方式，采用模塊化的方法設(shè)計了內(nèi)部控制邏輯，并進(jìn)行了相關(guān)的時序仿真和邏輯驗證，硬件需要軟件的配合才能實現(xiàn)其功能，因此設(shè)備驅(qū)動程序的設(shè)計是一個重要部分，論文研究了Windows XP體系結(jié)構(gòu)下的WDM驅(qū)動模式的組成、開發(fā)設(shè)備驅(qū)動程序的工具以及開發(fā)系統(tǒng)實際硬件的設(shè)備驅(qū)動程序時的一些關(guān)鍵技術(shù)。 本文最后利用基于FPGA的PCI總線接口橋接邏輯中的關(guān)鍵技術(shù)，對PCI數(shù)據(jù)采集卡進(jìn)行了整體方案的設(shè)計。該系統(tǒng)采用Altera公司的cyclone Ⅱ系列FPGA實現(xiàn)。
上傳時間： 2013-07-24
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頻率是電子技術(shù)領(lǐng)域內(nèi)的一個基本參數(shù)，同時也是一個非常重要的參數(shù)。穩(wěn)定的時鐘在高性能電子系統(tǒng)中有著舉足輕重的作用，直接決定系統(tǒng)性能的優(yōu)劣。隨著電子技術(shù)的發(fā)展，測頻系統(tǒng)使用時鐘的提高，測頻技術(shù)有了相當(dāng)大的發(fā)展，但不管是何種測頻方法，±1個計數(shù)誤差始終是限制測頻精度進(jìn)一步提高的一個重要因素。 本設(shè)計闡述了各種數(shù)字測頻方法的優(yōu)缺點。通過分析±1個計數(shù)誤差的來源得出了一種新的測頻方法：檢測被測信號，時基信號的相位，當(dāng)相位同步時開始計數(shù)，相位再次同步時停止計數(shù)，通過相位同步來消除計數(shù)誤差，然后再通過運算得到實際頻率的大小。根據(jù)M/T法的測頻原理，已經(jīng)出現(xiàn)了等精度的測頻方法，但是還存在±1的計數(shù)誤差。因此，本文根據(jù)等精度測頻原理中閘門時間只與被測信號同步，而不與標(biāo)準(zhǔn)信號同步的缺點，通過分析已有等精度澳孽頻方法所存在±1個計數(shù)誤差的來源，采用了全同步的測頻原理在FPGA器件上實現(xiàn)了全同步數(shù)字頻率計。根據(jù)全同步數(shù)字頻率計的測頻原理方框圖，采用VHDL語言，成功的編寫出了設(shè)計程序，并在MAX+PLUS Ⅱ軟件環(huán)境中，對編寫的VHDL程序進(jìn)行了仿真，得到了很好的效果。最后，又討論了全同步頻率計的硬件設(shè)計并給出了電路原理圖和PCB圖。對構(gòu)成全同步數(shù)字頻率計的每一個模塊，給出了較詳細(xì)的設(shè)計方法和完整的程序設(shè)計以及仿真結(jié)果。
標(biāo)簽： FPGA 數(shù)字頻率計
上傳時間： 2013-06-05
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近年來，基于DSP和FPGA的運動控制系統(tǒng)己成為新一代運動控制系統(tǒng)的主流。基于DSP和FPGA的運動控制系統(tǒng)不僅具有信息處理能力強，而且具有開放性、實時性、可靠性的特點，因此在機器人運動控制領(lǐng)域具有重要的應(yīng)用價值。 論文從步行康復(fù)訓(xùn)練器的設(shè)計與制作出發(fā)，主要進(jìn)行機器人的運動控制系統(tǒng)設(shè)計和研究。文章首先提出了多種運動控制系統(tǒng)的實現(xiàn)方案。根據(jù)它們的優(yōu)缺點，選定以DSP和FPGA為核心進(jìn)行運動控制系統(tǒng)平臺的設(shè)計。 論文詳細(xì)研究了以DSP和FPGA為核心實現(xiàn)運動控制系統(tǒng)的軟、硬件設(shè)計，利用DSP實現(xiàn)運動控制系統(tǒng)總體結(jié)構(gòu)與相關(guān)功能模塊，利用FPGA實現(xiàn)運動控制系統(tǒng)地址譯碼電路、脈沖分配電路以及光電編碼器信號處理電路，并對以上電路系統(tǒng)進(jìn)行了功能仿真和時序仿真。 結(jié)果表明，基于DSP和FPGA為核心的運動控制系統(tǒng)不僅實現(xiàn)了設(shè)計功能要求，同時提高了機器人運動控制系統(tǒng)的開放性、實時性和可靠性，并大大減小了系統(tǒng)的體積與功耗。
上傳時間： 2013-05-29
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以太網(wǎng)是在20世紀(jì)70年代為解決網(wǎng)絡(luò)中零散的和偶然的堵塞而開發(fā)的，而 IEEE802.3標(biāo)準(zhǔn)是在最初的以太網(wǎng)技術(shù)基礎(chǔ)上于1980年開發(fā)成功的。現(xiàn)在，以太網(wǎng)一詞泛指所有采用CSMA/CD協(xié)議的局域網(wǎng)。以太網(wǎng)2.0版由數(shù)字設(shè)備公司、 Intel公司和Xerox公司聯(lián)合開發(fā)，它與IEEE802.3兼容。 本設(shè)計采用FPGA設(shè)計以太網(wǎng)控制器代替?zhèn)鹘y(tǒng)的ASCI設(shè)計方法，主要原因在于FPGA技術(shù)的特點，它作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原由可編程期間門電路數(shù)有限的缺點。使本設(shè)計的產(chǎn)品十分靈活，可以在多種用戶多種開發(fā)平臺，硬件環(huán)境下使用而只需要對設(shè)計進(jìn)行簡單的修改和編輯即可，方便了設(shè)計者和用戶的使用。 本論文主要闡述了使用FPGA設(shè)計開發(fā)以太網(wǎng)控制器的設(shè)計開發(fā)流程，以及研究了FPGA開發(fā)方法和傳統(tǒng)ASIC開發(fā)方法的區(qū)別和優(yōu)略。主要內(nèi)容為： 1．闡述FPGA技術(shù)的發(fā)展歷史，現(xiàn)狀和將來的發(fā)展趨勢。 2．詳細(xì)說明了FPGA設(shè)計開發(fā)以太網(wǎng)控制器的全過程，包括模塊分析功能分析以及代碼設(shè)計。 3．采用軟件仿真的方法設(shè)計和驗證了MODELSIM仿真平臺以及仿真波形圖分析。 4．對比分析了FPGA和傳統(tǒng)的ASIC開發(fā)過程的區(qū)別以及優(yōu)缺點。
標(biāo)簽： FPGA 以太網(wǎng)控制器
上傳時間： 2013-05-25
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數(shù)字濾波器是現(xiàn)代數(shù)字信號處理系統(tǒng)的重要組成部分之一。ⅡR數(shù)字濾波器又是其中非常重要的一類慮波器，因其可以較低的階次獲得較高的頻率選擇特性而得到廣泛應(yīng)用。 本文研究了ⅡR數(shù)字濾波器的常用設(shè)計方法，在分析各種ⅡR實現(xiàn)結(jié)構(gòu)的基礎(chǔ)上，利用MATLAB針對并聯(lián)型結(jié)構(gòu)的ⅡR數(shù)字濾波器做了多方面的仿真，從理論分析和仿真情況確定了所要設(shè)計的ⅡR數(shù)字濾波器的實現(xiàn)結(jié)構(gòu)以及中間數(shù)據(jù)精度。然后基于FPGA的結(jié)構(gòu)特點，研究了ⅡR數(shù)字濾波器的FPGA設(shè)計與實現(xiàn)，提出應(yīng)用流水線技術(shù)和并行處理技術(shù)相結(jié)合的方式來提高ⅡR數(shù)字濾波器處理速度的方法，同時又從ⅡR數(shù)字濾波器的結(jié)構(gòu)特性出發(fā)，提出利用ⅡR數(shù)字濾波器的分解技術(shù)來改善ⅡR濾波器的設(shè)計。在ⅡR實現(xiàn)方面，本文采用Verilog HDL語言編寫了相應(yīng)的硬件實現(xiàn)程序，將內(nèi)置SignalTap Ⅱ邏輯分析器的ⅡR設(shè)計下載到FPGA芯片，并利用Altera公司的SignalTap Ⅱ邏輯分析儀進(jìn)行了定性測試，同時利用HP頻譜儀進(jìn)行定性與定量的觀測，仿真與實驗測試結(jié)果表明設(shè)計方法正確有效。
上傳時間： 2013-04-24
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基于FPGA的智能小車系統(tǒng)就是本地計算機通過接入Internet小車實現(xiàn)對遠(yuǎn)端工作現(xiàn)場、危險工作地段等特殊環(huán)境進(jìn)行監(jiān)視和控制的系統(tǒng)。智能小車是智能行走機器人的一種，這種智能小車可以適應(yīng)不同環(huán)境，不受溫度、濕度、空間、磁場輻射、重力等條件的影響，可以在人類無法進(jìn)入或生存的環(huán)境中完成人類無法完成的探測任務(wù)。適用于國防及民用多個領(lǐng)域。整個系統(tǒng)以遙控小車裝置為基礎(chǔ)，通過配置在上面的攝像頭實現(xiàn)圖像的采集及對行車道的檢測，通過配置的紅外測溫儀探測環(huán)境和目標(biāo)的溫度，具有一定的智能性。其明顯的優(yōu)點是可以通過網(wǎng)絡(luò)遠(yuǎn)程控制小車運行及采集現(xiàn)場的溫度、圖像等相關(guān)信息，完成人類在特定條件下無法完成的工作。對人類的科學(xué)研究、探索未知領(lǐng)域、遠(yuǎn)程監(jiān)控等有著重要的意義。 論文在深入研究SOPC和嵌入式操作系統(tǒng)的基礎(chǔ)上，提出了基于FPGA的智能小車遠(yuǎn)程監(jiān)控方案。采用FPGA來實現(xiàn)，可以充分利用現(xiàn)有的IP核，功能擴展容易，設(shè)計開發(fā)成本低，上市時間快，修改方便，甚至可以遠(yuǎn)程重構(gòu)系統(tǒng)。與單片機相比，集成度高，可靠性好，調(diào)試和維護(hù)方便。 論文主要內(nèi)容包括以下幾個部分：在對智能小車功能分析的基礎(chǔ)上，設(shè)計了硬件系統(tǒng)，并在FPGA上構(gòu)建了基于Nios Ⅱ的嵌入式系統(tǒng)，配置了SPI、串行口和以太網(wǎng)接口模塊和驅(qū)動程序，以及各種存儲器。移植了μClinux操作系統(tǒng)，配置嵌入式Web服務(wù)器，編寫CGI程序，設(shè)計了動態(tài)網(wǎng)頁；并對行車道檢測系統(tǒng)進(jìn)行了研究，在DSP Builder中構(gòu)建了該模塊，并在Matlab中進(jìn)行了仿真。在研究數(shù)碼相機模塊和紅外測溫模塊的基礎(chǔ)上，編寫了圖像采集和溫度測量程序以及小車運動控制程序，并對系統(tǒng)進(jìn)行了調(diào)試，初步達(dá)到通過Internet實現(xiàn)遠(yuǎn)程監(jiān)控的目的。
上傳時間： 2013-05-24
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在數(shù)字通信中，采用差錯控制技術(shù)(糾錯碼)是提高信號傳輸可靠性的有效手段，并發(fā)揮著越來越重要的作用。糾錯碼主要有分組碼和卷積碼兩種。在碼率和編碼器復(fù)雜程度相同的情況下，卷積碼的性能優(yōu)于分組碼。 卷積碼的譯碼方法主要有代數(shù)譯碼和概率譯碼。代數(shù)譯碼是基于碼的代數(shù)結(jié)構(gòu)；而概率譯碼不僅基于碼的代數(shù)結(jié)構(gòu)，還利用了信道的統(tǒng)計特性，能充分發(fā)揮卷積碼的特點，使譯碼錯誤概率達(dá)到很小。 卷積碼譯碼器的設(shè)計是由高性能的復(fù)雜譯碼器開始的，對于概率譯碼最初的序列譯碼，隨著譯碼約束長度的增加，其譯碼錯誤概率可達(dá)到非常小。后來慢慢地向低性能的簡單譯碼器演化，對不太長的約束長度，維特比(Viterbi)算法是非常實用的。維特比算法是一種最大似然的譯碼方法。當(dāng)編碼約束度不太大(小于等于10)或者誤碼率要求不太高(約10-5)時，Viterbi譯碼算法效率很高，速度很快，譯碼器也較簡單。 目前，卷積碼在數(shù)傳系統(tǒng)，尤其是在衛(wèi)星通信、移動通信等領(lǐng)域已被廣泛應(yīng)用。 本論文對卷積碼編碼和Viterbi譯碼的設(shè)計原理及其FPGA實現(xiàn)方案進(jìn)行了研究。同時，將交織和解交織技術(shù)應(yīng)用于編碼和解碼的過程中。 首先，簡要介紹了卷積碼的基礎(chǔ)知識和維特比譯碼算法的基本原理，并對硬判決譯碼和軟判決譯碼方法進(jìn)行了比較。其次，討論了交織和解交織技術(shù)及其在糾錯碼中的應(yīng)用。然后，介紹了FPGA硬件資源和軟件開發(fā)環(huán)境Quartus Ⅱ，包括數(shù)字系統(tǒng)的設(shè)計方法和設(shè)計規(guī)則。再有，對基于FPGA的維特比譯碼器各個模塊和相應(yīng)算法實現(xiàn)、優(yōu)化進(jìn)行了研究。最后，在Quartus Ⅱ平臺上對硬判決譯碼和軟判決譯碼以及有無交織等不同情況進(jìn)行了仿真，并根據(jù)仿真結(jié)果分析了維特比譯碼器的性能。 分析結(jié)果表明，系統(tǒng)的誤碼率達(dá)到了設(shè)計要求，從而驗證了譯碼器設(shè)計的可靠性，所設(shè)計基于FPGA的并行Viterbi譯碼器適用于高速數(shù)據(jù)傳輸?shù)膱龊稀?/p>
上傳時間： 2013-04-24
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碼元定時恢復(fù)(位同步)技術(shù)是數(shù)字通信中的關(guān)鍵技術(shù)。位同步信號本身的抖動、錯位會直接降低通信設(shè)備的抗干擾性能，使誤碼率上升，甚至?xí)箓鬏斣獾酵耆茐摹Ｓ绕鋵τ谕话l(fā)傳輸系統(tǒng)，快速、精確的定時同步算法是近年來研究的一個焦點。本文就是以Inmarsat GES/AES數(shù)據(jù)接收系統(tǒng)為背景，研究了突發(fā)通信傳輸模式下的全數(shù)字接收機中位同步方法，并予以實現(xiàn)。 本文系統(tǒng)地論述了位同步原理，在此基礎(chǔ)上著重研究了位同步的系統(tǒng)結(jié)構(gòu)、碼元定時恢復(fù)算法以及衡量系統(tǒng)性能的各項指標(biāo)，為后續(xù)工作奠定了基礎(chǔ)。 首先根據(jù)衛(wèi)星系統(tǒng)突發(fā)信道傳輸?shù)奶攸c分析了傳統(tǒng)位同步方法在突發(fā)系統(tǒng)中的不足，接下來對Inmarsat系統(tǒng)的短突發(fā)R信道和長突發(fā)T信道的調(diào)制方式和幀結(jié)構(gòu)做了細(xì)致的分析，并在Agilent ADS中進(jìn)行了仿真。 在此基礎(chǔ)上提出了一種充分利用報頭前導(dǎo)比特信息的，由滑動平均、閾值判斷和累加求極值組成的快速報頭時鐘捕獲方法，此方法可快速精準(zhǔn)地完成短突發(fā)形式下的位同步，并在FPGA上予以實現(xiàn)，效果良好。 在長突發(fā)形式下的報頭時鐘捕獲后還需要對后續(xù)數(shù)據(jù)進(jìn)行位同步跟蹤，在跟蹤過程中本論文首先用DSP Builder實現(xiàn)了插值環(huán)路的位同步算法，進(jìn)行了Matlab仿真和FPGA實現(xiàn)。并在插值環(huán)路的基礎(chǔ)上做出改進(jìn)，提出了一種新的高效的基于移位算法的位同步方案并予以FPGA實現(xiàn)。最后將移位算法與插值算法進(jìn)行了性能比較，證明該算法更適合于本項目中Inmarsat的長突發(fā)信道位同步跟蹤。 論文對兩個突發(fā)信道的位同步系統(tǒng)進(jìn)行了理論研究、算法設(shè)計以及硬件實現(xiàn)的全過程，滿足系統(tǒng)要求。
上傳時間： 2013-04-24
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