語音編碼技術始終是語音研究的熱點。語音編碼作為多媒體通信中信息傳輸的一個重要環節,越來越受到廣泛的重視。G729是由美國、法國、日本和加拿大的幾家著名國際電信實體聯合開發的,國際電信聯盟(ITU-T)于1995年11月正式通過了G729。96年ITU-T又制定了G729的簡化方案G729A,主要降低了計算的復雜度以便于實時實現。因其具有良好的合成語音質量、適中的復雜度、較低的時延等優點,G729A標準已被廣泛應用在VOIP網關、IP電話中。 論文利用Altera公司的新一代可編程邏輯器件在數字信號處理領域的優勢,對G729A語音編碼中的線性預測(LP)濾波器系數提取的FPGA(現場可編程門陣列,Field Programmable Gate Array)實現進行了深入研究。論文首先對語音信號處理及其發展進行介紹,深入討論了G729A語音編解碼技術。第二,對Altera公司的Stratix系列可編程器件的內部結構進行了研究,分析了在QuartusII開發平臺上進行FPGA設計的流程。第三,基于FPGA,對G729A編碼系統的LP分析部分做了具體設計,其中包括自相關函數和杜賓(Durbin)遞推兩個主要功能模塊,并對其工作過程進行了詳細的分析。第四,針對系統所使用的除法運算都是商小于1的特點,設計并實現了一個系統專用的除法器模塊。最后,在Altera FPGA目標芯片EP1S30F780C7上,對LP分析系統進行了驗證,證明了方案的可行性。
上傳時間: 2013-06-20
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目前對數字化音頻處理的具體實現主要集中在以DSP或專用ASIC芯片為核心的處理平臺的開發方面,存在著并行處理性能差,系統升級和在線配置不靈活等缺點。另一方面現有解決方案的設計主要集中于處理器芯片,而對于音頻編解碼芯片的關注度較低,而且沒有提出過從芯片層到PCB板層的完整設計思路。本文針對上述問題對數字化音頻處理平臺進行了研究,主要內容包括: 1、提出了基于FPGA的通用音頻處理平臺,該方案有別于現有的基于MCU、DSP和其它專用ASIC芯片的方案,論證了基于FPGA的音頻處理系統的結構及設計工作流程,并對嵌入式音頻處理系統專門進行了研究。 2、提出了從芯片層到PCB板層的完整設計思路,并將設計思路得以實現。完成了FPGA的設計及實現過程,包括:系統整體分析,設計流程分析,配置模塊和數據通信模塊的RTL實現等;解決了FPGA與音頻編解碼芯片TLV320AIC23B之間接口不匹配問題;給出配置和數據通信模塊的功能方框圖;從多個角度完善PCB板設計,給出了各個系統組成部分的詳細設計方案和硬件電路原理圖,并附有PCB圖。 3、建立了實驗和分析環境,完成了各項實驗和分析工作,主要包括:PCB板信號完整性分析和優化,FPGA系統中各個功能模塊的實驗與分析等。實驗和分析結果論證了系統設計的合理性和實用性。 本文的研究與實現工作通過實驗和分析得到了驗證。結果表明,本文提出的由FPGA和音頻編解碼芯片TLV320AIC23B組成的數字化音頻處理系統完全可以實現音頻信號的數字化處理,從而可以將FPGA在數字信號處理領域的優點充分發揮于音頻信號處理領域。
上傳時間: 2013-04-24
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軟件無線電是近年提出的新的通信體系,由于其具有靈活性和可重配置性并且符合通信的發展趨勢,已成為通信系統設計的研究熱點。因此對基于軟件無線電的調制解調技術進行深入細致的研究非常有意義。 本文首先從闡述軟件無線電的理論基礎入手,對多速率信號處理中的內插和抽取、帶通采樣、數字變頻等技術進行了分析與探討,為設計和實現8PSK調制解調器提供了非常重要的理論依據。然后,研究了8PSK調制解調技術,詳細論述了它們的基本概念和原理,提出了系統實現方案,在DSP+FPGA平臺上實現了8PSK信號的正確調制解調。文中著重研究了突發通信的同步和頻偏糾正算法,針對同步算法選取了一種基于能量檢測法的快速位同步算法,采用相關器實現,同時實現位同步和幀同步。并且對于突發通信的多普勒頻偏糾正,設計了一個基于自動頻率控制(AFC)環的頻偏檢測器,通過修改數控振蕩器(NCO)的頻率控制字方法來校正本地載波頻率,整個算法結構簡單,運算量小,頻偏校正速度快,具有較好的實用性。其次,對相干解調的初始相位進行糾正時,提出了一種簡單易行的CORDIC方法,同時對FPGA編程當中的一些關鍵問題進行了介紹。最后,設計了自適應調制解調器,根據信噪比和誤碼率來自適應的改變調制方式,以達到最佳的傳輸性能。
上傳時間: 2013-04-24
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智能化住宅小區,是指在一定范圍內通過有效的傳輸網絡,將多元住處服務、物業管理、安防以及住宅智能化等系統結合在一起,為該小區的服務與管理提供高技術的智能化手段。從而實現快捷高效的超值服務管理和安全舒適的家居環境,使業主生活得更安全、更方便。 隨著國民經濟和科學技術水平的提高,特別是計算機技術、通信技術、網絡技術和控制技術的迅速發展,促進了智能小區在我國的推廣和應用。目前這些小區的智能化建設大多數是采用Lonworks、FF等現場總線技術。但是現場總線協議標準化程度還不成熟,且成本較高。隨著寬帶Internet進入家庭,利用Internet來構建智能小區已成為大勢所趨。 本文介紹了一種基于以太網和FPGA的嵌入式智能小區管理系統的組建方法。首先,以Altera的FPGA為核心,通過在外圍添加適當的存儲設備和通信接口設備,構成一個嵌入式系統的硬件平臺。其次,在此平臺的基礎上,通過在FPGA中定制Nios Ⅱ軟核處理器以及在外圍的Flash存儲器中下載uClinux操作系統,從而構建出一套資源豐富的嵌入式操作系統。該系統帶有一個網絡功能齊全的Web服務器。最后,將此操作系統作為智能小區的樓宇集中器,再根據需要配置適當的采集器和顯示器,就可以組建成一套功能強大的智能小區管理系統。它可以完成圖像抄表、定時圖像采集、實時溫度監控、樓宇廣播、智能語音報警等功能。 這種利用當前流行的嵌入式系統來組建的智能小區管理系統,不但實現簡單、功能強大;而且節約布線、成本低廉。因此具有很高的性價比,相信在未來有較大的市場潛力。 本文主要包括如下幾個部分:系統硬件結構設計,包括系統的原理圖構建和PCB板的繪制:系統核心處理器設計,包括Nios Ⅱ軟核CPU的設計方法、外圍存儲和通信器件的添加及設計方法;嵌入式操作系統uClinux的相關知識及移植方法:系統的軟件結構設計,包括圖像采集、溫度采集、LCD顯示等CGI程序設計,以及單片機語音報警程序設計等;最后給出了調試情況以及一些試驗結果。
上傳時間: 2013-04-24
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本文以電子不停車收費系統課題為背景,設計并實現了基于FPGA的π/4-DOPSK全數字中頻發射機和接收機。π/4-DQPSK廣泛應用于移動通信和衛星通信中,具有頻帶利用率高、頻譜特性好、抗衰落性能強的特點。 近年來現場可編程門陣列(FPGA)器件在芯片邏輯規模和處理速度等方面性能的迅速提高,用硬件編程實現無線功能的軟件無線電技術在理論和實用化上都趨于成熟和完善,因此可以把數字調制,數字上/下變頻,數字解調在同一塊FPGA上實現,即實現了中頻發射機和接收機一體化的片上可編程系統(SOPC,System On Programmabie Chip)。 本文首先根據指標要求對數字收發機方案進行設計,確定了適合不停車收費系統的全數字發射機和接收機的結構,接著根據π/4-DQPSK發射機和接收機的理論,設計并實現了基于FPGA的成形濾波器SRRC、半帶濾波器HB和定時算法并給出性能分析,最后給出硬件測試平臺上結果和測試結果分析。
上傳時間: 2013-06-23
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軟件無線電(SDR,Software Defined Radio)由于具備傳統無線電技術無可比擬的優越性,已成為業界公認的現代無線電通信技術的發展方向。理想的軟件無線電系統強調體系結構的開放性和可編程性,減少靈活性著的硬件電路,把數字化處理(ADC和DAC)盡可能靠近天線,通過軟件的更新改變硬件的配置、結構和功能。目前,直接對射頻(RF)進行采樣的技術尚未實現普及的產品化,而用數字變頻器在中頻進行數字化是普遍采用的方法,其主要思想是,數字混頻器用離散化的單頻本振信號與輸入采樣信號在乘法器中相乘,再經插值或抽取濾波,其結果是,輸入信號頻譜搬移到所需頻帶,數據速率也相應改變,以供后續模塊做進一步處理。數字變頻器在發射設備和接收設備中分別稱為數字上變頻器(DUC,Digital Upper Converter)和數字下變頻器(DDC,Digital Down Converter),它們是軟件無線電通信設備的關鍵部什。大規模可編程邏輯器件的應用為現代通信系統的設計帶來極大的靈活性。基于FPGA的數字變頻器設計是深受廣大設計人員歡迎的設計手段。本文的重點研究是數字下變頻器(DDC),然而將它與數字上變頻器(DUC)完全割裂后進行研究顯然是不妥的,因此,本文對數字上變頻器也作適當介紹。 第一章簡要闡述了軟件無線電及數字下變頻的基本概念,介紹了研究背景及所完成的主要研究工作。 第二章介紹了數控振蕩器(NCO),介紹了兩種實現方法,即基于查找表和基于CORDIC算法的實現。對CORDIc算法作了重點介紹,給出了傳統算法和改進算法,并對基于傳統CORDIC算法的NCO的FPGA實現進行了EDA仿真。 第三章介紹了變速率采樣技術,重點介紹了軟件無線電中廣泛采用的級聯積分梳狀濾波器 (cascaded integratot comb, CIC)和ISOP(Interpolated Second Order Polynomial)補償法,對前者進行了基于Matlab的理論仿真和FPGA實現的EDA仿真,后者只進行了基于Matlab的理論仿真。 第四章介紹了分布式算法和軟件無線電中廣泛采用的半帶(half-band,HB)濾波器,對基于分布式算法的半帶濾波器的FPGA實現進行了EDA仿真,最后簡要介紹了FIR的多相結構。 第五章對數字下變頻器系統進行了噪聲綜合分析,給出了一個噪聲模型。 第六章介紹了數字下變頻器在短波電臺中頻數字化應用中的一個實例,給出了測試結果,重點介紹了下變頻器的:FPGA實現,其對應的VHDL程序收錄在本文最后的附錄中,希望對從事該領域設計的技術人員具有一定參考價值。
上傳時間: 2013-06-30
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在數字通信中,采用差錯控制技術(糾錯碼)是提高信號傳輸可靠性的有效手段,并發揮著越來越重要的作用。糾錯碼主要有分組碼和卷積碼兩種。在碼率和編碼器復雜程度相同的情況下,卷積碼的性能優于分組碼。 卷積碼的譯碼方法主要有代數譯碼和概率譯碼。代數譯碼是基于碼的代數結構;而概率譯碼不僅基于碼的代數結構,還利用了信道的統計特性,能充分發揮卷積碼的特點,使譯碼錯誤概率達到很小。 卷積碼譯碼器的設計是由高性能的復雜譯碼器開始的,對于概率譯碼最初的序列譯碼,隨著譯碼約束長度的增加,其譯碼錯誤概率可達到非常小。后來慢慢地向低性能的簡單譯碼器演化,對不太長的約束長度,維特比(Viterbi)算法是非常實用的。維特比算法是一種最大似然的譯碼方法。當編碼約束度不太大(小于等于10)或者誤碼率要求不太高(約10-5)時,Viterbi譯碼算法效率很高,速度很快,譯碼器也較簡單。 目前,卷積碼在數傳系統,尤其是在衛星通信、移動通信等領域已被廣泛應用。 本論文對卷積碼編碼和Viterbi譯碼的設計原理及其FPGA實現方案進行了研究。同時,將交織和解交織技術應用于編碼和解碼的過程中。 首先,簡要介紹了卷積碼的基礎知識和維特比譯碼算法的基本原理,并對硬判決譯碼和軟判決譯碼方法進行了比較。其次,討論了交織和解交織技術及其在糾錯碼中的應用。然后,介紹了FPGA硬件資源和軟件開發環境Quartus Ⅱ,包括數字系統的設計方法和設計規則。再有,對基于FPGA的維特比譯碼器各個模塊和相應算法實現、優化進行了研究。最后,在Quartus Ⅱ平臺上對硬判決譯碼和軟判決譯碼以及有無交織等不同情況進行了仿真,并根據仿真結果分析了維特比譯碼器的性能。 分析結果表明,系統的誤碼率達到了設計要求,從而驗證了譯碼器設計的可靠性,所設計基于FPGA的并行Viterbi譯碼器適用于高速數據傳輸的場合。
上傳時間: 2013-04-24
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碼元定時恢復(位同步)技術是數字通信中的關鍵技術。位同步信號本身的抖動、錯位會直接降低通信設備的抗干擾性能,使誤碼率上升,甚至會使傳輸遭到完全破壞。尤其對于突發傳輸系統,快速、精確的定時同步算法是近年來研究的一個焦點。本文就是以Inmarsat GES/AES數據接收系統為背景,研究了突發通信傳輸模式下的全數字接收機中位同步方法,并予以實現。 本文系統地論述了位同步原理,在此基礎上著重研究了位同步的系統結構、碼元定時恢復算法以及衡量系統性能的各項指標,為后續工作奠定了基礎。 首先根據衛星系統突發信道傳輸的特點分析了傳統位同步方法在突發系統中的不足,接下來對Inmarsat系統的短突發R信道和長突發T信道的調制方式和幀結構做了細致的分析,并在Agilent ADS中進行了仿真。 在此基礎上提出了一種充分利用報頭前導比特信息的,由滑動平均、閾值判斷和累加求極值組成的快速報頭時鐘捕獲方法,此方法可快速精準地完成短突發形式下的位同步,并在FPGA上予以實現,效果良好。 在長突發形式下的報頭時鐘捕獲后還需要對后續數據進行位同步跟蹤,在跟蹤過程中本論文首先用DSP Builder實現了插值環路的位同步算法,進行了Matlab仿真和FPGA實現。并在插值環路的基礎上做出改進,提出了一種新的高效的基于移位算法的位同步方案并予以FPGA實現。最后將移位算法與插值算法進行了性能比較,證明該算法更適合于本項目中Inmarsat的長突發信道位同步跟蹤。 論文對兩個突發信道的位同步系統進行了理論研究、算法設計以及硬件實現的全過程,滿足系統要求。
上傳時間: 2013-04-24
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隨著科學技術的發展與公共安全保障需求的提高,視頻監控系統在工業生產、日常生活、警備與軍事方面的應用越來越廣泛。采用基于 FPGA 的SOPC技術、H.264壓縮編碼技術和網絡傳輸控制技術實現網絡視頻監控系統,在穩定性、功能、成本與擴展性等方面都有著突出的優勢,具有重要的學術意義與實用意義, 本課題所設計的網絡視頻監控系統由以Nios Ⅱ為核心的嵌入式圖像服務器、相關網絡設備與若干PC機客戶端組成。嵌入式圖像服務器實時采集圖像,采用H.264 編碼算法進行壓縮,并持續監聽網絡。PC機客戶端可通過網絡對服務器進行遠程訪問,接收編碼數據,使用H.264解碼算法重建圖像并實時顯示,使監控人員有效地掌握現場情況, 在嵌入式圖像服務器設計階段,本文首先進行了芯片選型與開發平臺選擇。然后構建圖像采集子系統,采用雙緩存乒乓交換的方法設計圖像采集用戶自定義模塊。接著設計雙Nios Ⅱ架構的SOPC系統,闡述了雙軟核設計中定制連接、內存芯片共享、數據搬移、通信與互斥的解決方法。同時完成了網絡服務器的設計,采用μC/OS-Ⅱ進行多任務的管理與調度, H.264視頻壓縮編解碼算法設計與實現是本文的重點。文中首先分析H.264.標準,規劃編解碼器結構。接著設計了16×16幀內預測算法,并設計宏塊掃描方式,采用兩次判決策略進行預測模式選擇。然后設計4×4子塊掃描方式,編寫整數變換與量化算法程序。熵編碼采用Exp-Golomb編碼與CAVLC相結合的方案,針對除拖尾系數之外的非零系數值編碼子算法,實現了一種基于表示范圍判別的編碼方法。最后設計了網絡傳輸的碼流組成格式,并針對編碼算法設計相應解碼算法。使用VC++完成算法驗證,并進行測試,觀察不同參數下壓縮率與失真度的變化。 算法驗證完成后,本文進行了PC機客戶端設計,使其具有遠程訪問、H.264解碼與實時顯示的功能。同時將H.264 編碼算法程序移植到NiosⅡ中,并將嵌入式圖像服務器與若干客戶端接入網絡進行聯合調試,構建完整的網絡視頻監控系統, 實驗結果表明,本系統視頻壓縮率高,監控圖像質量良好,充分證明了系統軟硬件與圖像編解碼算法設計成功。本系統具有成本低、擴展性好及適用范圍廣等優點,發展前景十分廣闊。
上傳時間: 2013-04-24
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頻率合成技術廣泛應用于通信、航空航天、儀器儀表等領域,目前,常用的頻率合成技術有直接頻率合成、鎖相頻率合成和直接數字頻率合成(DDS)等。其中DDS是一種新的頻率合成方法,是頻率合成的一次革命。全數字化的DDS技術由于具有頻率分辨率高、頻率切換速度快、相位噪聲低和頻率穩定度高等優點而成為現代頻率合成技術中的佼佼者。隨著數字集成電路、微電子技術和EDA技術的深入研究,DDS技術得到了飛速的發展。 DDS是把一系列數字量化形式的信號通過D/A轉換形成模擬量形式的信號的合成技術。主要是利用高速存儲器作查尋表,然后通過高速D/A轉換產生已經用數字形式存入的正弦波(或其它任意波形)。一個典型的DDS系統應包括以下三個部分:相位累加器可以時鐘的控制下完成相位的累加;相位一幅度碼轉換電路一般由ROM實現;D/A轉換電路,將數字形式的幅度碼轉換成模擬信號。 現場可編程門陣列(FPGA)設計靈活、速度快,在數字專用集成電路的設計中得到了廣泛的應用。本論文主要討論了如何利用FPGA來實現一個DDS系統,該DDS系統的硬件結構是以FPGA為核心實現的,使用Altera公司的Cyclone系列FPGA。 文章首先介紹了頻率合成器的發展,闡述了基于FPGA實現DDS技術的意義;然后介紹了DDS的基本理論;接著介紹了FPGA的基礎知識如結構特點、開發流程、使用工具等;隨后介紹了利用FPGA實現直接數字頻率合成(DDS)的原理、電路結構、優化方法等。重點介紹DDS技術在FPGA中的實現方法,給出了部分VHDL源程序。采用該方法設計的DDS系統可以很容易地嵌入到其他系統中而不用外接專用DDS芯片,具有高性能、高性價比,電路結構簡單等特點;接著對輸出信號頻譜進行了分析,特別是對信號的相位截斷誤差和幅度量化誤差進行了詳細的討論,由此得出了改善系統性能的幾種方法;最后給出硬件實物照片和測試結果,并對此作了一定的分析。
上傳時間: 2013-07-05
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