Altera FPGA芯片的封裝尺寸選擇指南
上傳時間： 2013-06-04
上傳用戶：edisonfather
對弓網(wǎng)故障的檢測在列車提速的今天顯得尤其重要，原始故障圖像數(shù)據(jù)量的巨大使實時存儲和傳輸故障圖像極其困難。JPEG作為一種低復雜度、高壓縮比的圖像壓縮標準在多媒體、網(wǎng)絡傳輸?shù)阮I域得到廣泛的應用。和相同圖像質量的其它常用文件格式(如GIF，TIFF，PCX)相比，JPEG是目前靜態(tài)圖像中壓縮比最高的。 FPGA以其設計靈活、高速的卓越特性，逐漸成為許多應用中首先器件，尤其是與Verilog和VHDL等語言的結合，大大變革了電子系統(tǒng)的設計方法，加速了系統(tǒng)的設計進程。 本文旨在研究并實現(xiàn)一種實時采集并對特定幀進行壓縮傳輸?shù)姆椒āＭㄟ^采用可編程邏輯器件FPGA來實現(xiàn)整個采集、顯示、壓縮和傳輸，使系統(tǒng)具有可定制、高速度等優(yōu)點。 本文首先介紹了開發(fā)硬件可編程邏輯門陣列FPGA及其開發(fā)語言Veridlog，并介紹了FPGA的設計方法及開發(fā)流程；接著介紹了PAL制視頻采集的相關知識及設計，其中主要包括基于I2C總線的模擬視頻解碼控制、視頻的數(shù)字化ITU-R BT.601標準介紹及視頻同步信號的獲取、基于SDRAM的視頻幀存儲、VGA顯示控制設計；隨后介紹了JPEG標準，并根據(jù)故障檢測的特點，設計了針對灰度圖像壓縮的JPEG編碼器，設計中先分別對組成JPEG編碼器的二維DCT變換模塊、量化模塊、Z字掃描模塊、變換直流系數(shù)的差分脈沖編碼模塊、交流系數(shù)的游程編碼模塊、哈夫曼編碼模塊及打包模塊進行了仿真測試，然后再對整個JPEG編碼器進行了測試；最后設計了單幀視頻的SRAM緩存，并將緩存的源圖像采用本文設計的JPEG編碼器進行壓縮，再設計一個僅包含發(fā)送功能的UART 將壓縮后的碼流傳輸?shù)絇C機，在PC機上通過將接收的碼流以ASCⅡ碼的形式還原為采集圖片。 本文實現(xiàn)了整個采集壓縮系統(tǒng)，同時也進一步驗證了本文設計的灰度圖像JPEG編碼器的正確性。相信本文無論是對弓網(wǎng)故障的圖像檢測，還是對于JPEG編碼器的芯片設計都有一定的參考價值。
標簽： FPGA JPEG 壓縮系統(tǒng)
上傳時間： 2013-04-24
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基于ISD4004芯片的語音錄放設計,內含詳細說明，程序代碼。
上傳時間： 2013-06-29
上傳用戶：hakim
本文的設計采用FPGA來實現(xiàn)π/4DQPSK調制解調。采用π/4DQPSK的調制解調方式是基于頻帶利用率、誤比特率(即抗噪性)和實現(xiàn)復雜性等綜合因素的考慮；采用FPGA進行實現(xiàn)是考慮到高速的數(shù)據(jù)處理以及AD和DA的高速采樣。 本課題主要包含以下幾個方面的研究： 首先對π/4DQPSK技術的應用發(fā)展情況做簡單介紹，并對其調制解調原理進行了詳細的闡述。在理解原理的基礎上，將調制解調進行模塊化劃分，提出了實現(xiàn)的思路和方法。其中包括串并轉換，差分相位編碼，內插，成形濾波器，正交調制，帶通濾波器及希爾伯特變換，解調，位同步，載波同步，差分相位解碼。 其次在FPGA上實現(xiàn)了π/4DQPSK的大部分模塊。其中調制端的各個模塊的功能都已經實現(xiàn)，并綜合在一起，下載到開發(fā)板上進行了在線仿真。其中成形濾波器的設計大大降低了FPGA的資源開銷，是本次設計的創(chuàng)新；解調端對載波同步和位同步提出了設計思路，具體的實現(xiàn)還需要進一步的研究；接口電路的測試和在線仿真已經完成。 最后提出了硬件實現(xiàn)的方案以及三種芯片的選型與設計，給出了簡要的電路圖和時序圖。
上傳時間： 2013-08-03
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隨著網(wǎng)絡技術和通信技術的突飛猛進，人們對通信的保密性能，抗干擾能力的要求越來越高，而且對信息隱蔽、多址保密通信等特性提出了更高的要求。這些要求的實現(xiàn)都離不開擴頻通信技術的應用，而擴頻通信芯片作為擴頻通信網(wǎng)絡的核心器件，自然也成了研究的重點。本論文旨在借鑒國內外相關研究成果，并以家庭電力線通信環(huán)境為背景，驗證了一種CDMA碼分多址通信的實現(xiàn)方案，并通過智能家庭系統(tǒng)展示了其應用效果。 本課題以構建家庭電力載波通信網(wǎng)絡為目標，首先，以兩塊Cyclone系列FPGA開發(fā)板為基礎，分別作為發(fā)送單元和接收單元，構建了系統(tǒng)的硬件開發(fā)平臺；以QuartusⅡ 7.2為開發(fā)環(huán)境，運用Verilog硬件描述語言，編寫擴頻模塊和解擴模塊，并且進行了測試、仿真和綜合，驗證了通過專用芯片實現(xiàn)擴頻通信系統(tǒng)的可行性。應用方面，采用電力線載波通信芯片，提出了一種由智能插線板和嵌入式網(wǎng)關構成的家電控制系統(tǒng)。用戶通過WEB方式登陸嵌入式網(wǎng)關，智能插線板能夠在嵌入式網(wǎng)關的控制下控制電器的電源、發(fā)送紅外遙控指令，實現(xiàn)對家電的遠程遙控。使用兩塊FPGA開發(fā)板，實現(xiàn)了擴頻通信基本收發(fā)是本設計得主要成果；將擴頻通訊技術、嵌入式Web技術引入到智能家庭系統(tǒng)的設計當中是本文的一個特點。 仿真和實驗表明：采用電力線載波通信芯片組建家庭網(wǎng)絡的方案可行，由智能插線板和嵌入式網(wǎng)關構成的家電控制系統(tǒng)能靈活、便捷地實施家電控制，并具有一定的節(jié)能效果。
上傳時間： 2013-06-17
上傳用戶：vaidya1bond007b1
數(shù)字射頻存儲器(Digital Radio FreqlJencyr：Memory DRFM)具有對射頻信號和微波信號的存儲、處理及傳輸能力，已成為現(xiàn)代雷達系統(tǒng)的重要部件。現(xiàn)代雷達普遍采用了諸如脈沖壓縮、相位編碼等更為復雜的信號處理技術，DRFM由于具有處理這些相干波形的能力，被越來越廣泛地應用于電子對抗領域作為射頻頻率源。目前，國內外對DRFM技術的研究還處于起步階段，DRFM部件在采樣率、采樣精度及存儲容量等方面，還不能滿足現(xiàn)代雷達信號處理的要求。 本文介紹了DRFM的量化類型、基本組成及其工作原理，在現(xiàn)有的研究基礎上提出了一種便于工程實現(xiàn)的設計方法，給出了基于現(xiàn)場可編程門陣列(Field Programmable Gate Array FPGA)實現(xiàn)的幅度量化DRFM設計方案。本方案的采樣率為1 GHz、采樣精度12位，具體實現(xiàn)是采用4個采樣率為250 MHz的ADC并行交替等效時間采樣以達到1 GHz的采樣率。單通道內采用數(shù)字正交采樣技術進行相干檢波，用于保存信號復包絡的所有信息。利用FPGA器件實現(xiàn)DRFM的控制器和多路采樣數(shù)據(jù)緩沖器，采用硬件描述語言(Very High Speed}lardware Description Language VHDL)實現(xiàn)了DRFM電路的FPGA設計和功能仿真、時序分析。方案中采用了大量的低壓差分信號(Low Voltage Differential Signaling LVDS)邏輯的芯片，從而大大降低了系統(tǒng)的功耗，提高了系統(tǒng)工作的可靠性。本文最后對采用的數(shù)字信號處理算法進行了仿真，仿真結果證明了設計方案的可行性。 本文提出的基于FPGA的多通道DRFM系統(tǒng)與基于專用FIFO存儲器的DRFM相比，具有更高的性能指標和優(yōu)越性。
上傳時間： 2013-06-01
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本文以“機車車輛輪對動態(tài)檢測裝置”為研究背景，以改進提升裝置性能為目標，研究在Altera公司的FPGA(Field Programmable Gate Array)芯片Cyclone上實現(xiàn)圖像采集控制、圖像處理算法、JPEG(Joint Photographic Expert Group)壓縮編碼標準的基本系統(tǒng)。本文使用硬件描述語言Verilog，以RedLogic的RVDK開發(fā)板作為硬件平臺，在開發(fā)工具OUARTUS2 6.0和MODELSIM SE 6.1B環(huán)境中完成軟核的設計與仿真驗證。 數(shù)據(jù)采集部分完成的功能是將由模擬攝像機拍攝到的圖像信號進行數(shù)字化，然后從數(shù)據(jù)流中提取有效數(shù)據(jù)，加以適當裁剪，最后將奇偶場圖像數(shù)據(jù)合并成幀，存儲到存儲器中。數(shù)字化及碼流產生的功能由SAA7113芯片完成，由FPGA對SAA7113芯片初始化設置、控制，并對數(shù)字化后的數(shù)據(jù)進行操作。 圖像處理算法部分考慮到實時性與算法復雜度等因素，從裝置的圖像處理流程中有選擇性地實現(xiàn)了直方圖均衡化、中值濾波與邊緣檢測三種圖像處理算法。 壓縮編碼部分依據(jù)JPEG標準基本系統(tǒng)順序編碼模式，在FPGA上實現(xiàn)了DCT(Discrete Cosine Transform)變換、量化、Zig-Zag掃描、直流系數(shù)DPCM(Differential Pulse Code Modulation)編碼、交流系數(shù)RLC(Run Length code)編碼、霍夫曼編碼等主要步驟，最后用實際的圖像數(shù)據(jù)塊對系統(tǒng)進行了驗證。
上傳時間： 2013-04-24
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對新型電動自行車的關鍵動力部件———直流無刷電機作了深入的剖析與設計。本文所介紹的電動自行車中使用的直流無刷電機,系參考英國Patscentre 國際實驗室協(xié)作設計產品,采用全電子操縱系統(tǒng),電動自行車
上傳時間： 2013-04-24
上傳用戶：hakim
近年來，人們對無線數(shù)據(jù)和多媒體業(yè)務的需求迅猛增加，促進了寬帶無線通信新技術的發(fā)展和應用。正交頻分復用 (Orthogonal Frequency Division Multiolexing，OFDM)技術已經廣泛應用于各種高速寬帶無線通信系統(tǒng)中。然而 OFDM 系統(tǒng)相比單載波系統(tǒng)更容易受到頻偏和時偏的影響，因此如何有效地消除頻偏和時偏，實現(xiàn)系統(tǒng)的時頻同步是 OFDM 系統(tǒng)中非常關鍵的技術。 本文討論了非同步對 OFDM 系統(tǒng)的影響，分析了當前用于 OFDM 系統(tǒng)中基于數(shù)據(jù)符號的同步算法，并簡單介紹非基于數(shù)據(jù)符號同步技術。基于數(shù)據(jù)符號的同步技術通過加入訓練符號或導頻等附加信息，并利用導頻或訓練符號的相關性實現(xiàn)時頻同步。此算法由于加入了附加信息，降低了帶寬利用率，但同步精度相對較高，同步捕獲時間較短。 隨著電子芯片技術的快速發(fā)展，電子設計自動化 (Electronic DesignAutomation，EDA) 技術和可編程邏輯芯片 (FPGA/CPLD) 的應用越來越受到大家的重視，為此文中對 EDA 技術和 Altera 公司制造的 FPGA 芯片的原理和結構特點進行了闡述，還介紹了在相關軟件平臺進行開發(fā)的系統(tǒng)流程。 論文在對基于數(shù)據(jù)符號三種算法進行較詳細的分析和研究的基礎上，尤其改進了基于導頻符號的同步算法之后，利用 Altera 公司的 FPGA 芯片EP1S25F102015 在 OuartusⅡ5.0 工具平臺上實現(xiàn)了 OFDM 同步的硬件設計，然后進行了軟件仿真。其中對基于導頻符號同步的改進算法硬件設計過程了進行了詳細闡述。不僅如此，對于基于 PN 序列幀的同步算法和基于循環(huán)前綴 (Cycle Prefix，CP) 的極大似然 (Maximam Likelihood,ML)估計同步算法也有具體的仿真實現(xiàn)。 最后，文章還對它們進行了比較，基于導頻符號同步設計的同步精度比較高，但是耗費芯片的資源多，另一個缺點是沒有頻偏估計，因此運用受到一定限制。基于 PN 序列幀的同步設計使用了最少的芯片資源，但要提取 PN 序列中的信號數(shù)據(jù)有一定困難。基于循環(huán)前綴的同步設計占用了芯片 I/O 腳稍顯多。這幾種同步算法各有優(yōu)缺點，但可以根據(jù)不同的信道環(huán)境選用它們。
標簽： FPGA 數(shù)據(jù) 同步的 仿真實現(xiàn)
上傳時間： 2013-04-24
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一般由信源發(fā)出的數(shù)字基帶信號含有豐富的低頻分量，甚至直流分量，這些信號往往不宜直接用于傳輸，易產生碼間干擾進而直接影響傳輸?shù)目煽啃裕蚨獙ζ溥M行編碼以便傳輸。傳統(tǒng)的井下信號在傳輸過程中普遍采用曼徹斯特碼的編解碼方式，而該方式的地面解碼電路復雜。FPGA(現(xiàn)場可編程門陣列)作為一種新興的可編程邏輯器件，具有較高的集成度，能將編解碼電路集成在一片芯片上，而HDB3碼(三階高密度雙極性碼)具有解碼規(guī)則簡單，無直流，低頻成份少，可打破長連0和提取同步方便等優(yōu)點。基于上述情況，本文提出了基于FPGA的}tDB3編譯碼設計方案。 該研究的總體設計方案包括用MATLAB進行HDB3編譯碼算法的驗證，基于FPGA的HDB3碼編譯碼設計與仿真，結果分析與比較三大部分。為了保證該設計的可靠性，首先是進行編譯碼的算法驗證；其次通過在FPGA的集成設計環(huán)境QuartusⅡ軟件中完成HDB3碼的編譯、綜合、仿真等步驟，通過下載電纜下載到特定的FPGA芯片上，用邏輯分析儀進行時序仿真；最后將算法驗證結果與仿真結果作一對比，分析該研究的可行性與可靠性。 研究表明，基于FPGA的HDB3編譯碼設計具有體積小，譯碼簡單，編程靈活，集成度高，可靠等優(yōu)點。
上傳時間： 2013-04-24
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