有關(guān)FPGA中狀態(tài)機(jī)開發(fā)的文章，內(nèi)容很經(jīng)典的，有開發(fā)例程。對硬件設(shè)計(jì)工程師比較有用
標(biāo)簽： FPGA 狀態(tài)
上傳時間： 2013-09-03
上傳用戶：steveng
FPGA設(shè)計(jì)中關(guān)鍵問題的研究
標(biāo)簽： FPGA
上傳時間： 2013-09-04
上傳用戶：wd450412225
第一章 在Allegro 中準(zhǔn)備好進(jìn)行SI 仿真的PCB 板圖
標(biāo)簽： Allegro PCB 仿真
上傳用戶：戀天使569
大型設(shè)計(jì)中FPGA的多時鐘設(shè)計(jì)策略,很詳細(xì)的描述了在FPGA設(shè)計(jì)中時鐘設(shè)計(jì)的方法
標(biāo)簽： FPGA 大型 多時鐘 策略
上傳用戶：妄想演繹師
在EDA中，基于數(shù)字頻率合成器的FPGA實(shí)現(xiàn)
標(biāo)簽： FPGA EDA 數(shù)字頻率合成器
上傳用戶：hanli8870
Allegro中網(wǎng)絡(luò)表的導(dǎo)入以及回編到Capture中的一些注意事項(xiàng)
標(biāo)簽： Allegro Capture 網(wǎng)絡(luò)表 注意事項(xiàng)
上傳用戶：hulee
cadence layout中快捷鍵的歸納總結(jié)，希望能對大家有點(diǎn)用
標(biāo)簽： cadence layout 快捷鍵 納
上傳時間： 2013-09-05
上傳用戶：zhangxin
說明如何在FPGA中實(shí)現(xiàn)FFT
標(biāo)簽： FPGA FFT
上傳用戶：13686209316
該工程文件實(shí)現(xiàn)ARM系統(tǒng)中CPLD的邏輯工作，起到外圍資源的邏輯地址譯碼功能
標(biāo)簽： CPLD ARM 工程
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Allegro中關(guān)于XNet的等長設(shè)置,為PDF格式，方便大家下載使用
標(biāo)簽： Allegro XNet 等長設(shè)置
上傳時間： 2013-09-06
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