CPLD/FPGA設計中的時鐘應用講解 及其實例
標簽： CPLD FPGA 時鐘
上傳時間： 2013-09-01
上傳用戶：3到15
摘要本文介紹了一種用CPLD設計GPS數(shù)字通道相關(guān)器中C／A碼產(chǎn)生囂的方法，詳細分析了設計原理并給出了相應的仿真結(jié)果．這種設計方法已在我們研制的GPS，GLONASS兼容機中得到實際應用。
標簽： CPLD GPS 數(shù)字
上傳用戶：wangdean1101
詳細論述FPGA在軟件無線電技術(shù)實現(xiàn)系統(tǒng)中的應用
標簽： FPGA 軟件無線電 技術(shù)實現(xiàn) 中的應用
上傳時間： 2013-09-02
上傳用戶：wsf950131
本論文主要論述JPEG2000中嵌入式塊編碼的FPGA設計，非常有參考價值
標簽： JPEG 2000 FPGA 嵌入式
上傳時間： 2013-09-03
上傳用戶：liuwei6419
有關(guān)FPGA中狀態(tài)機開發(fā)的文章，內(nèi)容很經(jīng)典的，有開發(fā)例程。對硬件設計工程師比較有用
標簽： FPGA 狀態(tài)
上傳用戶：steveng
FPGA設計中關(guān)鍵問題的研究
標簽： FPGA
上傳時間： 2013-09-04
上傳用戶：wd450412225
第一章 在Allegro 中準備好進行SI 仿真的PCB 板圖
標簽： Allegro PCB 仿真
上傳用戶：戀天使569
大型設計中FPGA的多時鐘設計策略,很詳細的描述了在FPGA設計中時鐘設計的方法
標簽： FPGA 大型 多時鐘 策略
上傳用戶：妄想演繹師
在EDA中，基于數(shù)字頻率合成器的FPGA實現(xiàn)
標簽： FPGA EDA 數(shù)字頻率合成器
上傳用戶：hanli8870
Allegro中網(wǎng)絡表的導入以及回編到Capture中的一些注意事項
標簽： Allegro Capture 網(wǎng)絡表 注意事項
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