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中斷調(diào)試

3V與5V混合系統(tǒng)中的邏輯接口問(wèn)題

關(guān)于電路中3V與5V混合連接的一些方法和電路介紹

標(biāo)簽： 邏輯接口

上傳時(shí)間： 2013-05-21

上傳用戶：dave520l
3x3中值濾波 verilog

處理3x3中值濾波，代碼分模塊，很好的硬件實(shí)現(xiàn)方法。

標(biāo)簽： verilog 3x3 中值濾波

上傳時(shí)間： 2013-07-23

上傳用戶：nunnzhy
影響FPGA設(shè)計(jì)中時(shí)鐘因素的探討

影響FPGA設(shè)計(jì)中時(shí)鐘因素的探討,能幫組FPGA的設(shè)計(jì)

標(biāo)簽： FPGA 時(shí)鐘

上傳時(shí)間： 2013-08-05

上傳用戶：wkxiian
講解了在FPGA中時(shí)序設(shè)計(jì)時(shí)應(yīng)該注意的問(wèn)題

講解了在FPGA中時(shí)序設(shè)計(jì)時(shí)應(yīng)該注意的問(wèn)題，并分享了設(shè)計(jì)經(jīng)驗(yàn)

標(biāo)簽： FPGA 時(shí)序設(shè)計(jì)

上傳時(shí)間： 2013-08-06

上傳用戶：竺羽翎2222
FPGA的神經(jīng)網(wǎng)絡(luò)硬件實(shí)現(xiàn)中的關(guān)鍵問(wèn)題研究

基于FPGA的神經(jīng)網(wǎng)絡(luò)硬件實(shí)現(xiàn)中的關(guān)鍵問(wèn)題研究，適合用fpga研究神經(jīng)網(wǎng)絡(luò)的工程人員參考

標(biāo)簽： FPGA 神經(jīng)網(wǎng)絡(luò) 硬件實(shí)現(xiàn)

上傳時(shí)間： 2013-08-07

上傳用戶：13215175592
FPGA在軟件無(wú)線電中的應(yīng)用

FPGA在軟件無(wú)線電中的應(yīng)用 FPGA in the Software Radio

標(biāo)簽： FPGA 軟件無(wú)線電中的應(yīng)用

上傳時(shí)間： 2013-08-07

上傳用戶：shanxiliuxu
Spartan-3E 系列中的串行外設(shè)接口 (SPI) 配置模式

本應(yīng)用指南講述 Spartan-3E 系列中的串行外設(shè)接口 (SPI) 配置模式。SPI 配置模式拓寬了SpartanTM-3E 設(shè)計(jì)人員可以使用的配置解決方案。SPI Flash 存儲(chǔ)器件引腳少、封裝外形小而且貨源廣泛。本指南討論用 SPI Flash 存儲(chǔ)器件配置 Spartan-3E FPGA 所需的連接

標(biāo)簽： Spartan SPI 串行外設(shè)接口

上傳時(shí)間： 2013-08-08

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Matlabsimulink 在FPGA 設(shè)計(jì)中的應(yīng)用

Matlabsimulink 在FPGA 設(shè)計(jì)中的應(yīng)用

標(biāo)簽： Matlabsimulink FPGA 中的應(yīng)用

上傳時(shí)間： 2013-08-08

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cpld 在實(shí)際設(shè)計(jì)中的應(yīng)用及開(kāi)發(fā)實(shí)例

cpld 在實(shí)際設(shè)計(jì)中的應(yīng)用。以及開(kāi)發(fā)際例。

標(biāo)簽： cpld 中的應(yīng)用開(kāi)發(fā)實(shí)例

上傳時(shí)間： 2013-08-08

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Proteus仿真軟件在單片機(jī)設(shè)計(jì)中的應(yīng)用。

Proteus仿真軟件在單片機(jī)設(shè)計(jì)中的應(yīng)用。

標(biāo)簽： Proteus 仿真軟件中的應(yīng)用單片機(jī)設(shè)計(jì)

上傳時(shí)間： 2013-08-09

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