近年來，由于能源危機(jī)和環(huán)境污染，世界各國(guó)均在投巨資發(fā)展燃料電池汽車。雙向DC/DC變換器作為燃料電池汽車的中重要部件，需要隨著行駛狀態(tài)的改變，頻繁地切換其工作狀態(tài)，其動(dòng)態(tài)性能好壞，直接決定汽車動(dòng)力系統(tǒng)的響應(yīng)速度。本文主要致力于對(duì)DC/DC變換器在不同控制策略下的動(dòng)態(tài)性能進(jìn)行研究，并在保證其穩(wěn)態(tài)性能的前提下提高系統(tǒng)動(dòng)態(tài)性能。 本文首先研究了線性控制策略下DC/DC變換器的動(dòng)態(tài)性能。介紹了閉環(huán)控制系統(tǒng)在頻域和時(shí)域的動(dòng)態(tài)性能指標(biāo)以及二者之間的關(guān)系。當(dāng)系統(tǒng)受到外部干擾較小時(shí)，采用頻域分析方法，對(duì)Buck和Boost變換器進(jìn)行了小信號(hào)建模，并對(duì)其在不同線性補(bǔ)償網(wǎng)絡(luò)控制作用下的動(dòng)態(tài)性能進(jìn)行對(duì)比分析。當(dāng)系統(tǒng)受到較大干擾時(shí)，采用時(shí)域分析方法，文中介紹了DC/DC變換器大信號(hào)建模方法，并對(duì)PID參數(shù)在工程上整定方法加以分析。 DC/DC變換器是一非線性系統(tǒng)，應(yīng)用線性控制策略不可避免地存在一定局限性—?jiǎng)討B(tài)性能和穩(wěn)態(tài)性能之間的矛盾。針對(duì)這一問題，引入了模糊—PI控制，將其應(yīng)用于DC/DC變換器，以在保持系統(tǒng)穩(wěn)態(tài)性能不變的前提下，提高其動(dòng)態(tài)性能。以Buck DC/DC變換器為例，詳細(xì)介紹了模糊-PI控制器的設(shè)計(jì)過程，并對(duì)設(shè)計(jì)的閉環(huán)控制系統(tǒng)用MATLAB進(jìn)行建模與仿真。最后，通過實(shí)驗(yàn)對(duì)比驗(yàn)證了模糊—PI控制的有效性。 和線性控制策略相比，模糊—PI控制在一定程度上提高了系統(tǒng)的動(dòng)態(tài)性能，但效果有限。本文引入了另一種非線性控制策略——滑模控制策略。滑模控制策略是目前動(dòng)態(tài)性能最好的控制策略之一，可以極佳地發(fā)揮系統(tǒng)的硬件潛能。 本文首先介紹了滑模控制相關(guān)知識(shí)，推導(dǎo)了其應(yīng)用于Buck和Boost變換器的理論基礎(chǔ)。設(shè)計(jì)出針對(duì)不同被控對(duì)象和工作狀態(tài)的控制策略，對(duì)每種控制策略通過仿真分析驗(yàn)證其有效性。就滑模控制存在的靜差問題、抖振問題和變頻問題均提出了行之有效的解決方案。快速響應(yīng)特性
上傳時(shí)間： 2013-08-01
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單片機(jī)C語(yǔ)言快速入門！1講得很好的！！對(duì)初學(xué)者有一！！！
標(biāo)簽： 51單片機(jī)C語(yǔ)言
上傳時(shí)間： 2013-04-24
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任意波形發(fā)生器已成為現(xiàn)代測(cè)試領(lǐng)域應(yīng)用最為廣泛的通用儀器之一，代表了信號(hào)源的發(fā)展方向。直接數(shù)字頻率合成(DDS)是二十世紀(jì)七十年代初提出的一種全數(shù)字的頻率合成技術(shù)，其查表合成波形的方法可以滿足產(chǎn)生任意波形的要求。由于現(xiàn)場(chǎng)可編程門陣列(FPGA)具有高集成度、高速度、可實(shí)現(xiàn)大容量存儲(chǔ)器功能的特性，能有效地實(shí)現(xiàn)DDS技術(shù)，極大的提高函數(shù)發(fā)生器的性能，降低生產(chǎn)成本。 本文首先介紹了函數(shù)波形發(fā)生器的研究背景和DDS的理論。然后詳盡地?cái)⑹隽擞肍PGA完成DDS模塊的設(shè)計(jì)過程，接著分析了整個(gè)設(shè)計(jì)中應(yīng)處理的問題，根據(jù)設(shè)計(jì)原理就功能上進(jìn)行了劃分，將整個(gè)儀器功能劃分為控制模塊、外圍硬件、FPGA器件三個(gè)部分來實(shí)現(xiàn)。最后就這三個(gè)部分分別詳細(xì)地進(jìn)行了闡述。 在實(shí)現(xiàn)過程中，本設(shè)計(jì)選用了Altera公司的EP2C35F672C6芯片作為產(chǎn)生波形數(shù)據(jù)的主芯片，充分利用了該芯片的超大集成性和快速性。在控制芯片上選用了三星公司的上S3C2440作為控制芯片。本設(shè)計(jì)中，F(xiàn)PGA芯片的設(shè)計(jì)和與控制芯片的接口設(shè)計(jì)是一個(gè)難點(diǎn)，本文利用Altera的設(shè)計(jì)工具QuartusⅡ并結(jié)合Verilog—HDL語(yǔ)言，采用硬件編程的方法很好地解決了這一問題。論文最后給出了系統(tǒng)的測(cè)量結(jié)果，并對(duì)誤差進(jìn)行了一定分析，結(jié)果表明，可輸出步進(jìn)為0.01Hz，頻率范圍0.01Hz～20MHz的正弦波、三角波、鋸齒波、方波，或0.01Hz～20KHz的任意波。通過實(shí)驗(yàn)結(jié)果表明，本設(shè)計(jì)達(dá)到了預(yù)定的要求，并證明了采用軟硬件結(jié)合，利用FPGA技術(shù)實(shí)現(xiàn)任意波形發(fā)生器的方法是可行的。
標(biāo)簽： FPGA 函數(shù)信號(hào)發(fā)生器
上傳時(shí)間： 2013-08-03
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隨著數(shù)字電子技術(shù)的發(fā)展，數(shù)字信號(hào)處理廣泛應(yīng)用于聲納、雷達(dá)、通訊語(yǔ)音處理和圖像處理等領(lǐng)域。快速傅立葉變換(Fast Fourier Transform，F(xiàn)FT)在數(shù)字信號(hào)處理系統(tǒng)中起著很重要的作用，F(xiàn)FT 有效地提高了離散傅立葉變換(Discret Fourier Transform，DFT)的運(yùn)算效率。 處理器一般要求具有高速度、高精度、大容量和實(shí)時(shí)處理的性能，而現(xiàn)場(chǎng)可編程門陣列(Field Programmable Gate Array，F(xiàn)PGA)是近年來迅速發(fā)展起來的新型可編程器件，在處理大規(guī)模數(shù)據(jù)方面，有極大的優(yōu)勢(shì)。論文采用了在FPGA中實(shí)現(xiàn)FFT算法的方案。 數(shù)字信號(hào)處理板的硬件電路設(shè)計(jì)是本論文的重要部分之一。在介紹了FFT以及波束形成的基本原理和基本方法的基礎(chǔ)上，根據(jù)實(shí)時(shí)處理的要求，給出了數(shù)字信號(hào)處理板的硬件設(shè)計(jì)方案并對(duì)硬件電路的實(shí)現(xiàn)進(jìn)行了分析和說明。 依據(jù)數(shù)字系統(tǒng)的設(shè)計(jì)方法，分別采用基二按時(shí)間抽取FFT算法、基四按時(shí)間抽取FFT算法以及FFT兆核函數(shù)三種方法利用硬件描述語(yǔ)言(VHSICHardware Description Language，VHDL)實(shí)現(xiàn)了1024點(diǎn)的FFT，接著對(duì)三種方法進(jìn)行了評(píng)估，得出了FPGA完全能滿足處理器的實(shí)時(shí)處理的要求的結(jié)論。然后根據(jù)通用串行總線(Universial Serial Bus，USB)協(xié)議，利用VHDL語(yǔ)言編寫了USB接口芯片ISP1581的固件程序，實(shí)現(xiàn)了設(shè)備的枚舉過程。
上傳時(shí)間： 2013-06-27
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隨著圖像分辨率的越來越高，軟件實(shí)現(xiàn)的圖像處理無法滿足實(shí)時(shí)性的需求；同時(shí)FPGA等可編程器件的快速發(fā)展使得硬件實(shí)現(xiàn)圖像處理變得可行。如今基于FPGA的圖像處理研究成為了國(guó)內(nèi)外的一個(gè)熱門領(lǐng)域。 本文在FPGA平臺(tái)上，用Verilog HDL實(shí)現(xiàn)了一個(gè)研究圖像處理算法的可重復(fù)配置的硬件模塊架構(gòu)，架構(gòu)包括PC機(jī)預(yù)處理和通信軟件，控制模塊，計(jì)算單元，存儲(chǔ)器模塊和通信適配模塊五個(gè)部分。其中的計(jì)算模塊負(fù)責(zé)具體算法的實(shí)現(xiàn)，根據(jù)不同的圖像處理算法可以獨(dú)立實(shí)現(xiàn)。架構(gòu)為計(jì)算模塊實(shí)現(xiàn)了一個(gè)可添加、移出接口，不同的算法設(shè)計(jì)只要符合該接口就可以方便的加入到模塊架構(gòu)中來進(jìn)行調(diào)試和運(yùn)行。 在硬件架構(gòu)的基礎(chǔ)上本文實(shí)現(xiàn)了排序?yàn)V波，中值濾波，卷積運(yùn)算及高斯濾波，形態(tài)學(xué)算子運(yùn)算等經(jīng)典的圖像處理算法。討論了FPGA的圖像處理算法的設(shè)計(jì)方法及優(yōu)化策略，通過性能分析，F(xiàn)PGA實(shí)現(xiàn)圖像處理在時(shí)間上比軟件處理有了很大的提高；通過結(jié)果的比較，發(fā)現(xiàn)FPGA的處理結(jié)果達(dá)到了軟件處理幾乎同等的效果水平。最后本文在實(shí)現(xiàn)較大圖片處理和圖像處理窗口的大小可配置性方面做了一定程度的討論和改進(jìn)，提高了算法的可用性，同時(shí)為進(jìn)一步的研究提供了更加便利的平臺(tái)。 整個(gè)設(shè)計(jì)都是在ISE8.2和ModelSim第三方仿真軟件環(huán)境下開發(fā)的，在xilinx的Spartan-3E XC3S500E硬件平臺(tái)上實(shí)現(xiàn)。在軟件仿真過程中利用了ISE8.2自帶仿真工具和ModelSim結(jié)合使用。 本課題為制造FPGA的專用圖像處理芯片做了有益的探索性研究，為實(shí)現(xiàn)FPGA為核心處理芯片的實(shí)時(shí)圖像處理系統(tǒng)有著積極的作用。
上傳時(shí)間： 2013-07-29
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隨著數(shù)字電子技術(shù)的發(fā)展，數(shù)字信號(hào)處理的理論和技術(shù)廣泛的應(yīng)用于通訊、語(yǔ)音處理、計(jì)算機(jī)和多媒體等領(lǐng)域。快速傅立葉變換(FFT)使離散傅立葉變換的運(yùn)算時(shí)間縮短了幾個(gè)數(shù)量級(jí)，在數(shù)字信號(hào)處理領(lǐng)域被廣泛應(yīng)用。FFT已經(jīng)成為現(xiàn)代信號(hào)處理的重要手段之一。 現(xiàn)場(chǎng)可編程門陣列(FPGA)是近年來迅速發(fā)展起來的新型可編程器件。隨著它的不斷應(yīng)用和發(fā)展，也使電子設(shè)計(jì)的規(guī)模和集成度不斷提高。同時(shí)基于FPGA實(shí)現(xiàn)FFT的設(shè)計(jì)方法和思想被提出。本次設(shè)計(jì)的目的是快速傅立葉變換(FFT)的FPGA實(shí)現(xiàn)。 此文在分析了快速傅立葉算法的基礎(chǔ)上，提出了一種頻率抽取基4 FFT的FPGA設(shè)計(jì)方案，針對(duì)現(xiàn)有FFT的FPGA實(shí)現(xiàn)過程中蝶形運(yùn)算需要頻繁乘以多個(gè)旋轉(zhuǎn)因子提出了改進(jìn)方法，減少了旋轉(zhuǎn)因子的乘法次數(shù)和存儲(chǔ)空間，加快了蝶形運(yùn)算的速度，設(shè)計(jì)的地址映射方法，無需運(yùn)算即可得到所需數(shù)據(jù)的存放地址，并結(jié)合采用乒乓結(jié)構(gòu)和流水線方式，來提高快速傅立葉變換(FFT)FPGA實(shí)現(xiàn)的速度。描述了一片F(xiàn)PGA芯片內(nèi)完成了整個(gè)FFT處理器的電路設(shè)計(jì)，經(jīng)過模塊時(shí)序仿真和數(shù)據(jù)的驗(yàn)證及測(cè)試，達(dá)到工作在50MHz時(shí)鐘頻率的設(shè)計(jì)要求。最后對(duì)后續(xù)設(shè)計(jì)做了描述，并對(duì)用FPGA實(shí)現(xiàn)FFT做了展望。
上傳時(shí)間： 2013-04-24
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H.264/AVC是由ITU和ISO兩大組織聯(lián)合組成的JVT共同制定的一項(xiàng)新的視頻壓縮技術(shù)標(biāo)準(zhǔn)，在較低帶寬上提供高質(zhì)量的圖像傳輸是H.264/AVC的應(yīng)用亮點(diǎn)。在同樣的視覺質(zhì)量前提下，H.264/AVC比H.263和MPEG-4節(jié)約了50％的碼率。但H.264獲得優(yōu)越性能的代價(jià)是計(jì)算復(fù)雜度的增加，據(jù)估計(jì)其編碼的計(jì)算復(fù)雜度大約為H.263的3倍，因此很難應(yīng)用于實(shí)時(shí)視頻處理領(lǐng)域。針對(duì)這一現(xiàn)狀，業(yè)內(nèi)做了大量的研究工作，力圖降低其計(jì)算復(fù)雜度和提高運(yùn)行效率。比如在運(yùn)動(dòng)估計(jì)方面，國(guó)內(nèi)外在這方面的研究已經(jīng)很成熟。而針對(duì)幀內(nèi)/幀間預(yù)測(cè)編碼的研究卻較少。因此研究預(yù)測(cè)模式的快速算法具有理論意義和應(yīng)用價(jià)值。 本文在詳細(xì)研究H.264標(biāo)準(zhǔn)視頻壓縮編碼特點(diǎn)基礎(chǔ)上，分析了H.264幀內(nèi)編碼, 幀間編碼及變換，量化技術(shù)的原理及特點(diǎn)，提出了一種基于局部邊緣方向信息的快速幀內(nèi)模式判決算法，通過結(jié)合SAD的模式選擇方法來減少模式選擇數(shù)目。它采用了Sobel梯度算子計(jì)算當(dāng)前塊的邊緣信息，累加當(dāng)前塊中屬于同一方向像素點(diǎn)的邊緣矢量構(gòu)造不同模式下的邊緣方向直方圖，以便確定最可能的預(yù)測(cè)模式。該算法有效降低了編碼器的運(yùn)算復(fù)雜度，在并未顯著降低編碼性能的情況下提升了編碼器效率。仿真表明：Foreman 圖像序列編碼性能有了提高，其中PSNR平均降低了0.06dB，Bitrate平均降低了19.4％，這大大提高了視頻傳輸?shù)馁|(zhì)量。 另外在幀間預(yù)測(cè)模式選擇算法方面進(jìn)行了改進(jìn)研究：按順序?qū)Σ煌愋瓦M(jìn)行判決，有選擇地去比較可能模式，使得在有效減少需判決的模式數(shù)量的同時(shí)，結(jié)合小塊模式搜索中途停止準(zhǔn)則來確定最優(yōu)模式。仿真表明：改進(jìn)算法相對(duì)與原來算法能夠節(jié)省很多的編碼時(shí)間（平均下降了49.3％），但帶來的圖像質(zhì)星的下降（平均下降0.08dB,可以忽略）和碼率較少的增加。 同時(shí)在整數(shù)DCT變換模塊中，提出了一種快速蝶形算法，使得對(duì)4×4點(diǎn)數(shù)據(jù)做一次變換，只需通過8×8次加法和2×8次移位運(yùn)算便可完成，與原來12×8次加法和4×8次移位相比，新算法大大降低了運(yùn)算復(fù)雜度。 最后介紹FPGA的特點(diǎn)及設(shè)計(jì)流程，并實(shí)現(xiàn)了H.264編解碼器中變換編碼及量化和熵解碼模塊的硬件。這種基于FPGA所實(shí)現(xiàn)的H.264編碼視頻處理模塊設(shè)計(jì)具備了成本低，周期短，設(shè)計(jì)方法靈活等優(yōu)點(diǎn)，具有廣闊的市場(chǎng)應(yīng)用前景。 仿真表明，通過使用本文提出的幀內(nèi)/幀間速算法方法可使得H.264編碼速度獲得顯著的提高，使H.264 Baseline編碼器能在PC平臺(tái)上實(shí)現(xiàn)實(shí)時(shí)編碼。
上傳時(shí)間： 2013-07-18
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介紹了51單片機(jī)原理及組成，并詳細(xì)論述了C語(yǔ)言。可使入門者快速上手
標(biāo)簽： 51單片機(jī)C語(yǔ)言
上傳時(shí)間： 2013-06-05
上傳用戶：luominghua
建立在數(shù)據(jù)率轉(zhuǎn)換技術(shù)之上的寬帶數(shù)字偵察接收機(jī)要求能夠?qū)崿F(xiàn)高截獲概率、高靈敏度、近乎實(shí)時(shí)的信號(hào)處理能力。雙信號(hào)數(shù)據(jù)率轉(zhuǎn)換技術(shù)是寬帶數(shù)字偵察接收機(jī)關(guān)鍵技術(shù)之一，是解決寬帶數(shù)字接收機(jī)中前端高速ADC采樣的高速數(shù)據(jù)流與后端DSP處理速度之間瓶頸問題的可行方案。測(cè)頻技術(shù)以及帶通濾波，即寬帶數(shù)字下變頻技術(shù)，是實(shí)現(xiàn)數(shù)據(jù)率轉(zhuǎn)換系統(tǒng)的關(guān)鍵技術(shù)。本文首先介紹了寬帶數(shù)字偵察接收關(guān)鍵技術(shù)之一的數(shù)據(jù)率轉(zhuǎn)換技術(shù)，著重研究了快速、高精度雙信號(hào)測(cè)頻算法以及實(shí)驗(yàn)系統(tǒng)硬件實(shí)現(xiàn)。論文主要工作如下： (1)分析了現(xiàn)代電子偵察環(huán)境下的信號(hào)特征，指出寬帶數(shù)字接收機(jī)必須滿足寬監(jiān)視帶寬、流水作業(yè)以及近實(shí)時(shí)的響應(yīng)時(shí)間。給出了一種頻率引導(dǎo)式的數(shù)字接收機(jī)方案，簡(jiǎn)要介紹這種接收機(jī)的關(guān)鍵技術(shù)——快速、高精度頻率估計(jì)以及高效的數(shù)據(jù)率轉(zhuǎn)換。 (2)介紹了FFT技術(shù)在測(cè)頻算法中的應(yīng)用，比較了FFT專用芯片及其優(yōu)點(diǎn)和缺點(diǎn)，指出為了滿足實(shí)時(shí)處理要求，必須選用FPGA設(shè)計(jì)FFT模塊。 (3)在分析常規(guī)的插值算法基礎(chǔ)上，提出了一種單信號(hào)的快速插值頻率估計(jì)方法，只需三個(gè)FFT變換系數(shù)的實(shí)部構(gòu)造頻率修正項(xiàng)，計(jì)算量低。該方法具有精度高、測(cè)頻速率快的特點(diǎn)。 (4)基于DFT理論和自相關(guān)理論，提出了結(jié)合FFT和自相關(guān)的雙信號(hào)頻率估計(jì)算法。該方法先用DFT估計(jì)其中一個(gè)信號(hào)的頻率和幅度，以此頻率對(duì)信號(hào)解調(diào)并對(duì)消該頻率成分，最后利用自相關(guān)理論估計(jì)出另一個(gè)信號(hào)的頻率。 (5)基于DFT理論和FFT技術(shù)，研究了信號(hào)平方與FFT結(jié)合的雙信號(hào)頻率估計(jì)算法。根據(jù)信號(hào)中兩頻率分量的幅度比，只需一次一維平方信號(hào)譜峰搜索，就可以得到雙信號(hào)的和頻與差頻分量的估計(jì)值，并利用插值技術(shù)提高測(cè)頻精度。該算法能夠精確地估計(jì)頻率間隔小的雙信號(hào)頻率，且容易地?cái)U(kuò)展到復(fù)信號(hào)，F(xiàn)PGA硬件實(shí)現(xiàn)容易。 (6)基于現(xiàn)代譜分析理論，研究了基于AR(2)模型的雙信號(hào)頻率估計(jì)算法。方法在利用AR(2)模型系數(shù)估計(jì)雙正弦信號(hào)頻率之和的同時(shí)，利用FFT快速測(cè)頻算法估計(jì)其中強(qiáng)信號(hào)分量的頻率值。算法仿真驗(yàn)證和性能分析表明了提出的算法能快速高精度地估計(jì)雙信號(hào)頻率。 (7)給出了基于頻譜重心算法的雷達(dá)雙信號(hào)頻率估計(jì)的FPGA硬件實(shí)現(xiàn)架構(gòu)，并進(jìn)行了時(shí)序仿真。 (8)討論了雙信號(hào)帶寬匹配接收系統(tǒng)的硬件設(shè)計(jì)方案，給出了快速測(cè)頻及帶寬估計(jì)模塊設(shè)計(jì)。
上傳時(shí)間： 2013-06-02
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快速傅立葉變換(FFT)是數(shù)字信號(hào)處理中的重要內(nèi)容之一，是很多信號(hào)處理過程中的核心算法。本文先總結(jié)了快速傅立葉變換的一些常用算法，并綜合種種因素，采用了基2按頻率抽取算法作為實(shí)現(xiàn)算法，然后將以現(xiàn)場(chǎng)可編程門陣列(FPGA)和以DSP處理器這兩種實(shí)現(xiàn)數(shù)字信號(hào)處理的方式進(jìn)行了比較，指出了各自的優(yōu)點(diǎn)和不足之處。最后以FPGA芯片XCS200為硬件平臺(tái)，以ISE6為軟件平臺(tái)，利用VHDL語(yǔ)言描述的方式實(shí)現(xiàn)了512點(diǎn)16Bit復(fù)數(shù)的快速傅立葉變換系統(tǒng)，并進(jìn)行了仿真、綜合等工作。仿真結(jié)果表明其計(jì)算結(jié)果達(dá)到了一定的精度，運(yùn)行速度可以滿足一般實(shí)時(shí)信號(hào)處理的要求。
標(biāo)簽： FPGA 傅立葉 變換實(shí)現(xiàn)
上傳時(shí)間： 2013-06-08
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