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基于FPGA的RS碼譯碼器的設計

  • 資源大小:813 K
  • 上傳時間: 2013-10-17
  • 上傳用戶:magicchange
  • 資源積分:2 下載積分
  • 標      簽: FPGA RS碼 譯碼器

資 源 簡 介

介紹了符合CCSDS標準的RS(255,223)碼譯碼器的硬件實現結構。譯碼器采用8位并行時域譯碼算法,主要包括了修正后的無逆BM迭代譯碼算法,錢搜索算法和Forney算法。采用了三級流水線結構實現,減小了譯碼器的時延,提高了譯碼的速率,使用了VHDL語言完成譯碼器的設計與實現。測試表明,該譯碼器性能優良,適用于高速通信。

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