完整性高的FPGA-PCB系統(tǒng)化協(xié)同設(shè)計(jì)工具
Cadence OrCAD and Allegro FPGA System Planner便可滿足較復(fù)雜的設(shè)計(jì)及在設(shè)計(jì)初級(jí)產(chǎn)生最佳的I/O引腳規(guī)劃，并可透過(guò)FSP做系統(tǒng)化的設(shè)計(jì)規(guī)劃，同時(shí)整合logic、schematic、PCB同步規(guī)劃單個(gè)或多個(gè)FPGA pin的最佳化及l(fā)ayout placement，借由整合式的界面以減少重復(fù)在design及PCB Layout的測(cè)試及修正的過(guò)程及溝通時(shí)間，甚至透過(guò)最佳化的pin mapping、placement后可節(jié)省更多的走線空間或疊構(gòu)。
Specifying Design Intent
在FSP整合工具內(nèi)可直接由零件庫(kù)選取要擺放的零件，而這些零件可直接使用PCB內(nèi)的包裝，預(yù)先讓我們同步規(guī)劃FPGA設(shè)計(jì)及在PCB的placement。
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
資源簡(jiǎn)介：
上傳時(shí)間：
上傳用戶：
