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基于FPGA的LDPC碼的實現(xiàn).rar

  • 資源大小:2467 K
  • 上傳時間: 2013-05-23
  • 上傳用戶:phoennnix
  • 資源積分:2 下載積分
  • 標(biāo)      簽: FPGA LDPC

資 源 簡 介

低密度校驗碼(LDPC)是一種能逼近Shannon容量限的漸進好碼,其長碼性能甚至超過了Turbo碼。低密度校驗碼以其迭代譯碼復(fù)雜度低,沒有錯誤平層,碼率和碼長可靈活改變的優(yōu)點成為Turbo碼強有力的競爭對手。目前,LDPC碼已廣泛應(yīng)用于深空通信、光纖通信、衛(wèi)星數(shù)字視頻和音頻廣播等領(lǐng)域,因此LDPC碼編譯碼器的硬件實現(xiàn)已成為糾錯編碼領(lǐng)域的研究熱點之一。 本文在分析LDPC碼的基本編碼結(jié)構(gòu)基礎(chǔ)上,首先研究了LDPC碼的隨機構(gòu)造方法,并給出了有效的PEG算法實現(xiàn)方法,重點分析了用環(huán)消除(cycle elimination)算法實現(xiàn)的準(zhǔn)循環(huán)LDPC碼的構(gòu)造。然后對LDPC碼的幾種不同譯碼算法進行分析比較,討論了一種適合硬件實現(xiàn)的譯碼算法-TDMP算法,并對易于硬件實現(xiàn)的TDMP算法進行了性能仿真,仿真結(jié)果表明TDMP算法作為硬件實現(xiàn)的譯碼算法具有優(yōu)異的性能優(yōu)勢。最后針對Altera公司的StratixEPIS25 FPGA芯片設(shè)計了一個基于TDMP算法的(4096,2048)非規(guī)則LDPC碼譯碼器,內(nèi)部用了4個單校驗碼譯碼器并行譯1幀數(shù)據(jù),3幀同時譯碼,作者詳細(xì)介紹了該譯碼器芯片的設(shè)計過程和內(nèi)部結(jié)構(gòu)和工作流程。

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