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基于EasyFPGA030的簡(jiǎn)易頻率計(jì)設(shè)計(jì)

  • 資源大小:600 K
  • 上傳時(shí)間: 2013-11-08
  • 上傳用戶(hù):wwmsu
  • 資源積分:2 下載積分
  • 標(biāo)      簽: EasyFPGA 030 頻率計(jì)設(shè)

資 源 簡(jiǎn) 介

本實(shí)驗(yàn)要求設(shè)計(jì)一個(gè)簡(jiǎn)易的頻率計(jì),實(shí)現(xiàn)對(duì)標(biāo)準(zhǔn)的方波信號(hào)進(jìn)行頻率測(cè)量,并把測(cè)量的結(jié)果送到8 位的數(shù)碼管顯示,所要求測(cè)量范圍是1Hz~99999999Hz。整個(gè)設(shè)計(jì)的基本原理就是對(duì)1 秒鐘之內(nèi)輸入的方波進(jìn)行計(jì)數(shù),把所得數(shù)據(jù)保存在計(jì)數(shù)器里,經(jīng)過(guò)譯碼器處理之后,然后送往數(shù)碼管顯示。這里采用的方案是在采樣時(shí)鐘的上升沿開(kāi)始計(jì)數(shù),然后在下一個(gè)上升沿把計(jì)數(shù)器里的數(shù)據(jù)送往數(shù)碼管,并且把計(jì)數(shù)器清零,讓其重新計(jì)數(shù)。整個(gè)方案的實(shí)現(xiàn)主要分為四個(gè)模塊:時(shí)鐘分頻(clk_div)模塊、計(jì)數(shù)器模塊(counter)、譯碼器模塊(seg8)、掃描輸出(saomiao)模塊。

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