關(guān)于學(xué)習(xí)verilog hdl的心得，低手，高手都值得一看
標(biāo)簽： verilog hdl
上傳時間： 2014-01-06
上傳用戶：wweqas
利用verilog實(shí)現(xiàn)單片機(jī)的反向設(shè)計。編程環(huán)境為modelsim6.0
標(biāo)簽： modelsim verilog 6.0 單片機(jī)
上傳時間： 2016-01-11
上傳用戶：yzhl1988
離散余弦變換的verilog源代碼，經(jīng)過驗證可實(shí)現(xiàn)
標(biāo)簽： verilog 離散余弦 變換 源代碼
上傳用戶：ANRAN
ddr verilog代碼,實(shí)現(xiàn)DDR內(nèi)存控制，是一個高效率的程序
標(biāo)簽： verilog ddr DDR 代碼
上傳用戶：我干你啊
設(shè)計FIFO,使用VERILOG的一篇文章
標(biāo)簽： VERILOG FIFO
上傳用戶：1159797854
iic slave verilog hdl code
標(biāo)簽： verilog slave code iic
上傳時間： 2016-01-12
上傳用戶：變形金剛
Verilog源碼，完成數(shù)據(jù)轉(zhuǎn)換，供學(xué)習(xí)使用！
標(biāo)簽： Verilog 源碼
上傳時間： 2014-01-21
上傳用戶：Zxcvbnm
verilog代碼，基礎(chǔ)的寄存器配置模式，怎樣生成寄存器，以及如何在合適的時候用寄存器
標(biāo)簽： verilog 代碼
上傳時間： 2016-01-13
上傳用戶：xuan‘nian
div的verilog開發(fā)程序，做稍微修改就可以應(yīng)用到具體的工程當(dāng)中
標(biāo)簽： verilog div 程序
上傳時間： 2014-01-24
上傳用戶：lixinxiang
支持向量基的庫文件，包含說明文件以及相應(yīng)的網(wǎng)頁
標(biāo)簽： 向量 庫文件
上傳時間： 2013-12-24
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