采用fpga的hdl語言實(shí)現(xiàn)dds的信號發(fā)生器的設(shè)計(jì)，性能與傳統(tǒng)相比明顯提高。
標(biāo)簽： fpga dds hdl 語言
上傳時(shí)間： 2017-05-11
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4位數(shù)字頻率計(jì)的verilog HDL設(shè)計(jì)，精度比較準(zhǔn)的
標(biāo)簽： verilog HDL 數(shù)字頻率計(jì)
上傳時(shí)間： 2014-01-06
上傳用戶：shus521
外 掛 新 建 工 程 ( V B 基 礎(chǔ) 類 視 頻 )
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上傳時(shí)間： 2013-12-29
上傳用戶：lgnf
加法器的V代碼,這個(gè)源代碼已經(jīng)經(jīng)過嚴(yán)格的檢查，沒有任何問題
標(biāo)簽： 加法器 代碼 源代碼
上傳時(shí)間： 2014-11-23
上傳用戶：蟲蟲蟲蟲蟲蟲
串的模式匹配的樸素算法是O(N^2)的, 可以 利用KMP(由D.E.Knuth, J.H.Morris, V.R.Pratt提出)算法改進(jìn)至線性的算法. KMP算法與樸素算法的不同在于：處理"失配"情況. 不同于將指針完全回溯, KMP算法先根據(jù)已經(jīng)部分匹配的信息, 將匹配的指針跳過不必匹配的位置.
標(biāo)簽： KMP Morris Knuth Pratt
上傳時(shí)間： 2014-01-19
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四位密碼鎖,用HDL硬件語言實(shí)現(xiàn)，簡單實(shí)用。
標(biāo)簽： HDL 密碼鎖 硬件 語言
上傳時(shí)間： 2017-05-20
上傳用戶：奇奇奔奔
用verilog HDL寫的VGA驅(qū)動(dòng)，在FPGA上實(shí)測可用（實(shí)際上是別人的勞動(dòng)成果，呵呵）。
標(biāo)簽： verilog HDL VGA 驅(qū)動(dòng)
上傳時(shí)間： 2014-01-15
上傳用戶：1966640071
Verilog HDL 的快速入門，是網(wǎng)頁格式。非常實(shí)用，包括語法、運(yùn)算符等方面。
標(biāo)簽： Verilog HDL 快速入門
上傳時(shí)間： 2017-05-22
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Verilog_黃金參考中文版,共HDL開發(fā)的朋友使用，要珍惜哦！
標(biāo)簽： Verilog HDL
上傳時(shí)間： 2017-05-23
上傳用戶：小眼睛LSL
基于Verilog HDL的SPI代碼，可在FPGA上實(shí)現(xiàn)SPI接口，請大家參考
標(biāo)簽： Verilog HDL SPI 代碼
上傳時(shí)間： 2017-05-24
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