本文提出了一種基于FPGA的細(xì)胞圖像識別系統(tǒng)方案，該系統(tǒng)中FPGA處于核心地位，F(xiàn)PGA采用Altera公司的EP1K100QC208-1芯片，構(gòu)造專用處理功能，實現(xiàn)彩色圖像灰度化、灰度變換、中值濾波、低通濾波、灰度圖像二值化等算法。這部分處理的數(shù)據(jù)量非常大，由于采用FPGA處理，產(chǎn)生的時延變得很小；最后系統(tǒng)機進(jìn)行識別處理的是二值圖像，數(shù)據(jù)量也很小。所進(jìn)行的仿真實驗取得了良好的效果，給出了部分源代碼和實驗結(jié)果。設(shè)計采用VHDL語言描述，并使用電子設(shè)計自動化(EDA)工具進(jìn)行了模擬和驗證。
標(biāo)簽： FPGA 圖像識別 預(yù)處理 硬件
上傳時間： 2013-04-24
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本文提出了一種適合于嵌入式SoC的USB器件端處理器的硬件實現(xiàn)結(jié)構(gòu)。并主要研究了USB器件端處理器的RTL級實現(xiàn)及FPGA原型驗證、和ASIC實現(xiàn)研究，包括從模型建立、算法仿真、各個模塊的RTL級設(shè)計及仿真、FPGA的下載測試和ASIC的綜合分析。它的速度滿足預(yù)定的48MHz，等效門面積不超過1萬門，完全可應(yīng)用于SOC設(shè)計中。 本文重點對嵌入式USB器件端處理器的FPGA實現(xiàn)作了研究。為了準(zhǔn)確測試本處理器的運行情況，本文應(yīng)用串口傳遞測試數(shù)據(jù)入FPGA開發(fā)板，測試模塊讀入測試數(shù)據(jù)，發(fā)送入PC機的主機端。通過NI-VISA充當(dāng)軟件端，檢驗測試數(shù)據(jù)的正確。
上傳時間： 2013-07-24
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本文設(shè)計實現(xiàn)了一種基于FPGA的DES加密系統(tǒng)。 概括起來，本文主要完成了以下幾方面的主要工作：完成了DES加密系統(tǒng)的整體設(shè)計。整個系統(tǒng)包括DES加密核心模塊，UART通信接口模塊和BLOCKRAM存儲模塊。以EITS2003開發(fā)板為硬件開發(fā)平臺，ISEwebpack為開發(fā)軟件，用Verilog硬件描述語言設(shè)計并且實現(xiàn)了三大模塊的具體功能及整體連接。用PC，串口調(diào)試工具，UART通信接口和EITS2003開發(fā)板測試并驗證了整個系統(tǒng)的功能。探討了DES加密系統(tǒng)在軍事通信總站內(nèi)的應(yīng)用。
標(biāo)簽： FPGA DES 加密 系統(tǒng)設(shè)計
上傳時間： 2013-06-14
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本文提出一種基于PC104嵌入式工業(yè)控制計算機與現(xiàn)場可編程門陣列(FPGA)的PCB測試機的硬件控制系統(tǒng)設(shè)計方案。方案中設(shè)計高效高壓控制電路，實現(xiàn)測試電壓與測試電流的精確數(shù)字控制。選用雙高壓電子開關(guān)形式代替高壓模擬電子開關(guān)，大幅度提高測試電壓。采用多電源方式在低控制電壓下實現(xiàn)對高壓電子開關(guān)的控制。設(shè)計高速信號處理電路對測試信號進(jìn)行處理，從硬件上提高系統(tǒng)測試速度。 本設(shè)計中選用Altera公司的現(xiàn)場可編程器(FPGA)EP1K50，利用EDA設(shè)計工具Synplify、Modelsim、QuartusⅡ以及Verilog硬件描述語言完成了控制系統(tǒng)的硬件設(shè)計及調(diào)試，解決了由常規(guī)電路難以實現(xiàn)的問題。
標(biāo)簽： FPGA 電路板 測試機 硬件設(shè)計
上傳時間： 2013-06-04
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隨著移動終端、多媒體、Internet網(wǎng)絡(luò)、通信，圖像掃描技術(shù)的發(fā)展，以及人們對圖象分辨率，質(zhì)量要求的不斷提高，用軟件壓縮難以達(dá)到實時性要求，而且會帶來因傳輸大量原始圖象數(shù)據(jù)帶來的帶寬要求，因此采用硬件實現(xiàn)圖象壓縮已成為一種必然趨勢。而熵編碼單元作為圖像變換，量化后的處理環(huán)節(jié)，是圖像壓縮中必不可少的部分。研究熵編解碼器的硬件實現(xiàn)，具有廣闊的應(yīng)用背景。本文以星載視頻圖像壓縮的硬件實現(xiàn)項目為背景，對熵編碼器和解碼器的硬件實現(xiàn)進(jìn)行探討，給出了并行熵編碼和解碼器的實現(xiàn)方案。熵編解碼器中的難點是huffman編解碼器的實現(xiàn)。在設(shè)計并行huffman編碼方案時通過改善Huffman編碼器中變長碼流向定長碼流轉(zhuǎn)換時的控制邏輯,避免了因數(shù)據(jù)處理不及時造成數(shù)據(jù)丟失的可能性，從而保證了編碼的正確性。而在實現(xiàn)并行的huffman解碼器時，解碼算法充分利用了規(guī)則化碼書帶來的碼字的單調(diào)性，及在特定長度碼字集內(nèi)碼字變化的連續(xù)性，將并行解碼由模式匹配轉(zhuǎn)換為算術(shù)運算，提高了存儲器的利用率、系統(tǒng)的解碼效率和速度。在實現(xiàn)并行huffman編碼的基礎(chǔ)上，結(jié)合針對DC子帶的預(yù)測編碼，針對直流子帶的游程編碼，能夠?qū)D像壓縮系統(tǒng)中經(jīng)過DWT變換，量化，掃描后的數(shù)據(jù)進(jìn)行正確的編碼。同時，在并行huffman解碼基礎(chǔ)上的熵解碼器也可以解碼出正確的數(shù)據(jù)提供給解碼系統(tǒng)的后續(xù)反量化模塊，進(jìn)一步處理。在本文介紹的設(shè)計方案中，按照自頂向下的設(shè)計方法，對星載圖像壓縮系統(tǒng)中的熵編解碼器進(jìn)行分析，進(jìn)而進(jìn)行邏輯功能分割及模塊劃分，然后分別實現(xiàn)各子模塊，并最終完成整個系統(tǒng)。在設(shè)計過程中，用高級硬件描述語言verilogHDL進(jìn)行RTL級描述。利用了Altera公司的QuartusII開發(fā)平臺進(jìn)行設(shè)計輸入、編譯、仿真，同時還采用modelsim仿真工具和symplicity的綜合工具，驗證了設(shè)計的正確性。通過系統(tǒng)波形仿真和下板驗證熵編碼器最高頻率可以達(dá)到127M，在62.5M的情況下工作正常。而熵解碼器也可正常工作在62.5M，吞吐量可達(dá)到2500Mbps，也能滿足性能要求。仿真驗證的結(jié)果表明：設(shè)計能夠滿足性能要求，并具有一定的使用價值。
上傳時間： 2013-05-19
上傳用戶：吳之波123
隨著微電子技術(shù)的發(fā)展，可編程邏輯器件取得了迅速的發(fā)展，其功能日益強大，F(xiàn)PGA內(nèi)部可用邏輯資源飛速增長，近來推出的FPGA都針對數(shù)字信號處理的特點做了特定設(shè)計，集成了存儲器、鎖相環(huán)（PLL）、硬件乘法器、DSP模塊等，通過使用各個公司提供的FPGA開發(fā)軟件使用硬件描述語言，可以實現(xiàn)特定的信號處理算法，如FFT、FIR等算法，為電子設(shè)計工程師提供了新的選擇。實時圖像處理系統(tǒng)采用FPGA+DSP的結(jié)構(gòu)來完成整個復(fù)雜的圖像處理算法。將圖像處理算法進(jìn)行分類，F(xiàn)PGA和DSP份協(xié)作發(fā)揮各自的長處，對于算法實現(xiàn)簡單、運算量大、實時性高的這類處理過程由大容量高性能的FPGA實現(xiàn)，DSP則用來處理經(jīng)過預(yù)處理后的圖像數(shù)據(jù)，來運行算法結(jié)構(gòu)復(fù)雜，乘加運算多的算法。整個系統(tǒng)主要包括FPGA處理單元、DSP處理單元以及PCI接口通訊三個部分。主要取得的了以下的研究成果：（1）研究了FPGA的工作原理及應(yīng)用，完成了Stratix芯片的選型。設(shè)計了數(shù)字圖像處理板的電路原理圖和PCB設(shè)計圖。并對電路板進(jìn)行調(diào)試，工作正常。（2）完成了FPGA程序下載電纜的PCB電路設(shè)計，并調(diào)試成功，應(yīng)用到FPGA的調(diào)試下載配置中，取得了良好的實驗與經(jīng)濟(jì)效果。（3）充分利用FPGA的設(shè)計開發(fā)軟件與工具，完成了中值濾波、形態(tài)學(xué)濾波和自適應(yīng)閾值的FPGA實現(xiàn)，并給出了詳細(xì)的實現(xiàn)過程。將算法下載到FPGA芯片，經(jīng)過試驗調(diào)試，達(dá)到要求。（4）研究了PCI接口通訊的實現(xiàn)方式，選用PCI9054芯片實現(xiàn)通訊，完成PCI接口電路設(shè)計，經(jīng)過調(diào)試，實現(xiàn)了中斷、DMA等方式，滿足了數(shù)據(jù)傳輸?shù)囊蟆＃?）學(xué)習(xí)了C6701DSP芯片的工作特性以及內(nèi)部功能結(jié)構(gòu)，完成了DSP外圍存儲器的擴(kuò)展、時鐘信號發(fā)生以及電源模塊等外圍電路的設(shè)計。
標(biāo)簽： FPGA DSP 紅外 圖像預(yù)處理
上傳時間： 2013-07-16
上傳用戶：xiaowei314
jm編碼算法描述及配置文件參數(shù)解釋,包括h.264算法描述和參數(shù)解釋
上傳時間： 2013-06-06
上傳用戶：cjf0304
在arm平臺下，采集usb攝像頭，并保存為jpg格式的圖片。
上傳時間： 2013-07-31
上傳用戶：wang0123456789
QualcommTool 高通CPU用的JTAG工具
標(biāo)簽： 高通
上傳時間： 2013-07-03
上傳用戶：qin1208
隨著嵌入式系統(tǒng)的發(fā)展、嵌入式應(yīng)用的不斷增長以及嵌入式系統(tǒng)復(fù)雜性不斷提高，嵌入式軟件的規(guī)模和復(fù)雜性也不斷提高。在目前的嵌入式系統(tǒng)開發(fā)中間，軟件開發(fā)占80％以上的工作量，嵌入式軟件的質(zhì)量和開發(fā)周期對產(chǎn)品的最終質(zhì)量和上市時間起到?jīng)Q定性的影響。因此，為了保持產(chǎn)品競爭力，支持用戶對嵌入式設(shè)備進(jìn)行快速、高效的軟件開發(fā)，嵌入式的開發(fā)人員迫切需要更加強大的調(diào)試技術(shù)和手段來為開發(fā)復(fù)雜的嵌入式應(yīng)用提供幫助；同時，強有力的嵌入式軟件開發(fā)工具也是基本的必備條件。 本文結(jié)合ARM公司RVDS集成開發(fā)環(huán)境中調(diào)試模塊組成部分Event Viewer系統(tǒng)的開發(fā)，實現(xiàn)了對通過原始數(shù)據(jù)源采集到的CoreSight跟蹤數(shù)據(jù)的完整實時解析，并最終在顯示模塊中將其包含的信息以可視化的形式直觀地展現(xiàn)給用戶，以供后續(xù)的程序性能分析和嵌入式軟件系統(tǒng)調(diào)試。研究了與本課題相關(guān)的一些技術(shù)，包括CoreSight調(diào)試體系結(jié)構(gòu)、嵌入式常見調(diào)試技術(shù)、Eclipse平臺體系架構(gòu)及其插件擴(kuò)展點技術(shù)。在研究嵌入式集成開發(fā)環(huán)境國內(nèi)外現(xiàn)狀及其發(fā)展趨勢的基礎(chǔ)上，結(jié)合Event Viewer系統(tǒng)的整體需求，介紹了系統(tǒng)的總體設(shè)計及其功能模塊劃分，并給出了系統(tǒng)的第三方擴(kuò)展設(shè)計。討論了系統(tǒng)解析模塊的設(shè)計與實現(xiàn)。在分析CoreSight跟蹤數(shù)據(jù)解析流程的基礎(chǔ)上，對系統(tǒng)中解析模塊進(jìn)行了詳細(xì)設(shè)計，并完成了基于ITM數(shù)據(jù)流的解析實現(xiàn)。結(jié)合系統(tǒng)的功能需求和解析模塊的設(shè)計，本文利用Eclipse插件擴(kuò)展點機制，劃分解析模塊提供對外擴(kuò)展，實現(xiàn)了系統(tǒng)向第三方產(chǎn)品提供商提供擴(kuò)展接口的功能，第三方可以在此基礎(chǔ)上提供自己的解析處理。利用Eclipse View擴(kuò)展點和SWT/JFace技術(shù)，實現(xiàn)了對跟蹤數(shù)據(jù)的前臺展示，包括Text、Event、Analog三種類型；本文著重討論了Analog展示部分的詳細(xì)設(shè)計和實現(xiàn)，將解析后得到的Analog數(shù)據(jù)信息以實時曲線圖的形式展現(xiàn)給客戶，提供對Analog數(shù)據(jù)變化趨勢的直觀描述。
標(biāo)簽： ARMCoreSight 調(diào)試技術(shù)
上傳時間： 2013-04-24
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